參數(shù)資料
型號： MPC8572CLVTAULE
廠商： Freescale Semiconductor
文件頁數(shù)： 35/138頁
文件大小： 0K
描述： MPU POWERQUICC III 1023FCPBGA
標準包裝： 1
系列： MPC85xx
處理器類型： 32-位 MPC85xx PowerQUICC III
速度： 1.333GHz
電壓： 1.1V
安裝類型： 表面貼裝
封裝/外殼： 1023-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 1023-FCPBGA（33x33）
包裝： 托盤
MPC8572E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 5
Freescale Semiconductor
13
Electrical Characteristics
Figure 2 shows the undershoot and overshoot voltages at the interfaces of the MPC8572E.
Figure 2. Overshoot/Undershoot Voltage for TVDD/BVDD/GVDD/LVDD/OVDD
The core voltage must always be provided at nominal 1.1 V. (See Table 2 for actual recommended core
voltage.) Voltage to the processor interface I/Os are provided through separate sets of supply pins and must
be provided at the voltages shown in Table 2. The input voltage threshold scales with respect to the
associated I/O supply voltage. TVDD, BVDD, OVDD, and LVDD based receivers are simple CMOS I/O
circuits and satisfy appropriate LVCMOS type specifications. The DDR2 and DDR3 SDRAM interface
uses differential receivers referenced by the externally supplied MVREFn signal (nominally set to GVDD/2)
as is appropriate for the SSTL_1.8 electrical signaling standard for DDR2 or 1.5-V electrical signaling for
DDR3. The DDR DQS receivers cannot be operated in single-ended fashion. The complement signal must
be properly driven and cannot be grounded.
GND
GND – 0.3 V
GND – 0.7 V
Not to Exceed 10%
T/B/G/L/OVDD + 20%
T/B/G/L/OVDD
T/B/G/L/OVDD + 5%
of tCLOCK1
tCLOCK refers to the clock period associated with the respective interface:
VIH
VIL
Note:
For I2C and JTAG, tCLOCK references SYSCLK.
For DDR, tCLOCK references MCLK.
For eTSEC, tCLOCK references EC_GTX_CLK125.
For eLBC, tCLOCK references LCLK.
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PDF描述
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參數(shù)描述
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