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參數(shù)資料
| 型號： | MPC8569VTAUNLA |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | RISC PROCESSOR, PBGA783 |
| 封裝： | 29 X 29 MM, 1 MM PITCH, PLASTIC, BGA-783 |
| 文件頁數(shù)： | 5/126頁 |
| 文件大小： | 2847K |
| 代理商： | MPC8569VTAUNLA |
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MPC8569E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 0
Enhanced Local Bus Controller
Freescale Semiconductor
102
2.15.2.2
Enhanced Local Bus AC Timing Specifications for PLL Enable Mode
For PLL enable mode, all timings are relative to the rising edge of LSYNC_IN.
The following table describes the timing specifications of the enhanced local bus interface at BVDD = 3.3 V, 2.5 V and 1.8 V
for PLL enable mode.
Table 65. Enhanced Local Bus Timing Specifications (BVDD = 3.3 V 2.5 V and 1.8 V) —PLL Enabled Mode
For recommended operating conditions, see Table 3
Parameter
Symbol1
Min
Max
Unit
Notes
Enhanced local bus cycle time
tLBK
7.5
12
ns
—
Enhanced local bus duty cycle
tLBKH/tLBK
45
55
%
5
LCLK[n] skew to LCLK[m] or LSYNC_OUT
tLBKSKEW
—
680
ps
2
Input setup
tLBIVKH
2—
ns
—
Input hold
tLBIXKH
1.0
—
ns
—
Output delay
(Except LALE)
tLBKHOV
—3.8
ns
—
Output hold
(Except LALE)
tLBKHOX
0.6
—
ns
—
Enhanced local bus clock to output high
impedance for LAD/LDP
tLBKHOZ
—3.8
ns
3
LALE output negation to LAD/LDP output
transition (LATCH hold time)
tLBONOT
1 – 0.475 ns
(LBCR[AHD]=0)
– 0.475 ns
(LBCR[AHD] = 1)
—
eLBC controller
clock cycle
(= 1 platform
clock cycle in
ns)
4
Notes:
1. All signals are measured from BVDD/2 of the rising edge of LSYNC_IN to BVDD/2 of the signal in question.
2. Skew measured between different LCLK signals at BVDD/2.
3. For purposes of active/float timing measurements, the high impedance or off state is defined to be when the total current
delivered through the component pin is less than or equal to the leakage current specification.
4. tLBONOT is a measurement of the minimum time between the negation of LALE and any change in LAD. tLBONOT is determined
by LBCR[AHD]. The unit is the eLBC controller clock cycle. The eLBC controller clock refers to the internal clock that runs the
local bus controller, not the external LCLK. LCLK cycle = eLBC controller clock cycle
× LCRR[CLKDIV]. After power on reset,
LBCR[AHD] defaults to 0 and eLBC runs at maximum hold time.
5. System/board must be designed to ensure the input requirement to the device is achieved. Proper device operation is
guaranteed for inputs meeting this requirement by design, simulation, characterization, or functional testing.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC8569EVTAUNL | RISC PROCESSOR, PBGA783 |
| MPC8569ECVTAQLJA | RISC PROCESSOR, PBGA783 |
| MPC8569EVTANKGB | RISC PROCESSOR, PBGA783 |
| MPC8569EVTAQLJA | RISC PROCESSOR, PBGA783 |
| MPC8569VTAQLJA | RISC PROCESSOR, PBGA783 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MPC8572CLVTAULE | 功能描述:微處理器 - MPU R211 NoE NoPb 1333LP Ext RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MPC8572CLVTAVND | 功能描述:微處理器 - MPU 1500 ExtTmp LwPwr RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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