參數(shù)資料
型號(hào)： MPC566MVR56
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁(yè)數(shù)： 894/1387頁(yè)
文件大?。?/td> 18462K
代理商： MPC566MVR56
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13-48
MPC565/MPC566 Reference Manual
MOTOROLA
Digital Subsystem
a second time the trigger overrun flag will be set and the queue will roll-over again. The
queue will continue to execute until the gate closes or the mode is disabled.
If the gate closes before queue 1 completes execution, the current CCW completes
execution of queue 1 stops and QADC64E sets the PF1 bit to indicate an incomplete queue.
Software can read the CWPQ1 to determine the last valid conversion in the queue. In this
mode, if the gate opens again, execution of queue 1 begins again. The start of queue 1 is
always the first CCW in the CCW table.
Since the condition of the gate is only sampled after each conversion during queue
execution, closing the gate for a period less than a conversion time interval does not
guarantee the closure will be captured.
13.4.4.12 Periodic/Interval Timer Continuous-Scan Mode
The QADC64E includes a dedicated periodic/interval timer for initiating a scan sequence
on queue 1 and/or queue 2. Software selects a programmable timer interval ranging from
128 to 128 Kbytes times the QCLK period in binary multiples. The QCLK period is
prescaled down from the IMB MCU clock.
When a periodic/interval timer continuous-scan mode is selected for queue 1 and/or queue
2, the timer begins counting. After the programmed interval elapses, the timer generated
trigger event starts the appropriate queue. Meanwhile, the QADC64E automatically
performs the conversions in the queue until an end-of-queue condition or a pause is
encountered. When a pause occurs, the QADC64E waits for the periodic interval to expire
again, then continues with the queue. Once end-of-queue has been detected, the next trigger
event causes queue execution to begin again with the first CCW in the queue.
The periodic/interval timer generates a trigger event whenever the time interval elapses.
The trigger event may cause the queue execution to continue following a pause or queue
completion, or may be considered a trigger overrun. As with all continuous-scan queue
operating modes, software action is not needed between trigger events. Since both queues
may be triggered by the periodic/interval timer, see Section 13.4.6, “Periodic/Interval
Timer” for a summary of periodic/interval timer reset conditions.
Software enables the completion interrupt when using the periodic/interval timer
continuous-scan mode. When the interrupt occurs, the software knows that the periodically
collected analog results have just been taken. The software can use the periodic interrupt to
obtain non-analog inputs as well, such as contact closures, as part of a periodic look at all
inputs.
13.4.5 QADC64E Clock (QCLK) Generation
Figure 13-24 is a block diagram of the clock subsystem. The QCLK provides the timing for
the A/D converter state machine which controls the timing of the conversion. The QCLK
is also the input to a 17-stage binary divider which implements the periodic/interval timer.
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