參數(shù)資料
型號: MFR4200MPB40
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 2 CHANNEL(S), 10M bps, SERIAL COMM CONTROLLER, PQFP64
封裝: 10 X 10 MM, 1.40 MM HEIGHT, 0.50 PITCH, MS-026BCD, LQFP-64
文件頁數(shù): 18/260頁
文件大?。?/td> 1599K
代理商: MFR4200MPB40
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MFR4200 FlexRay Communication Controller
MFR4200 Data Sheet, Rev. 1
114
Freescale Semiconductor
3.2.3.6.6
Interrupt Status Register 0 (ISR0)
Address 0x0E
Reset
0x0
This register indicates the occurrence of interrupt events. Together with IER0 (see Section 3.2.3.5.5,
“Interrupt Enable Register 0 (IER0)”), it allows the module to operate in a polled or interrupt driven
system.
NOTE
The host clears any status bit in the ISR0 by writing a '1' to the bit.
Writing a ‘0’ does not change the bit state.
The CC sets a status bit of the ISR0 again when it detects the condition
for that bit.
The host must resolve the conditions causing the RFNEIF, CHIERRIF,
TXIF, and RXIF bits to be asserted, as these flags are updated
automatically by the CC, depending on conditions related to these flags.
If the host does not resolve the conditions that lead to these flags being
asserted, the CC ignores the host’s clear operation for these bits and the
bits remain asserted.
If the host and the CC try to write the ISR0 register at the same time, the
CC operation has the higher priority.
Every flag has an associated interrupt enable flag in interrupt enable register 0. The ISR0 register is cleared
by a hard reset or by leaving the configuration state.
Table 3-7. Error Handling Level Coding
EHL1
EHL0
Error Handling Level
CC state
0
Green level
Normal Active
0
1
Yellow level
Normal Passive
1
0
Red level
Diagnosis Stop
11
Not used
15
14
13
12
11
10
9
8
FATAL
CCLR
MAXSYNC
EHLC
MRCE
SSINT
BGS
MOCE
rwh
76
5
4
3
2
1
0
TIF1
TIF0
CYCIF
RFOIF
RFNEIF
CHIERRIF
TXIF
RXIF
rwh
Figure 3-78. Interrupt Status Register 0
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PDF描述
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