參數(shù)資料
型號(hào)： MFR4200MPB40
廠商： FREESCALE SEMICONDUCTOR INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 2 CHANNEL(S), 10M bps, SERIAL COMM CONTROLLER, PQFP64
封裝： 10 X 10 MM, 1.40 MM HEIGHT, 0.50 PITCH, MS-026BCD, LQFP-64
文件頁(yè)數(shù)： 12/260頁(yè)
文件大小： 1599K
代理商： MFR4200MPB40
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Memory Map and Registers
MFR4200 Data Sheet, Rev. 1
Freescale Semiconductor
109
3.2.3.6.2
Transmit Buffer Interrupt Vector Register (TBIVECR)
Address 0x26
Reset
0x0
This register indicates the lowest numbered transmit message buffer that has its interrupt status flag (IFLG)
and its interrupt enable (IENA) bits set. A hard reset or leaving the configuration state clear the register.
NOTE
After an IFLG has been set or cleared, the CC updates the TBIVECR
register after 1 T.
The TBIVECR register contains valid data only if the TXIF bit is set (see
If there are no IFLG bits set for any transmit message buffers that have
their IENA bit set, then the CC sets the TBIVECR register to 0x0000
3.2.3.6.3
CHI Error Register (CHIER)
Address 0x12
Reset
0x0
This register holds CHI status flags. The host clears any status bit in the CHIER by writing a '1' to it;
writing a ‘0’ does not change the bit state. The CC sets a status bit in the CHIER again, when it detects the
condition for that bit. If the host and the CC try to write the CHIER register at the same time, the CC write
15
14
13
12
11
10
9
8
Reserved
r
rrr
r
76
5
4
3
2
1
0
Reserved
TBIVEC5
TBIVEC4
TBIVEC3
TBIVEC2
TBIVEC1
TBIVEC0
r
rh
Figure 3-74. Transmit Buffer Interrupt Vector Register
15
14
13
12
11
10
9
8
ILLADR
NMENF
NMEFTS
SPLME
MDPLE
BULE
EFLE
FBLE
rwh
76
5
4
3
2
1
0
TBLE
RBLE
Reserved
CCPBLE
BB
Reserved
IRE
FLE
rwh
r
rwh
r
rwh
Figure 3-75. CHI Error Register
相關(guān)PDF資料
PDF描述
MFR4310E1MAE40R 2 CHANNEL(S), 10M bps, SERIAL COMM CONTROLLER, PQFP64
MFR4310E1MAE40 2 CHANNEL(S), 10M bps, SERIAL COMM CONTROLLER, PQFP64
MG064S14A300RP TVS DIODE
MG052S14A300RP TVS DIODE
MG052S18A400RP TVS DIODE
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參數(shù)描述
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