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參數(shù)資料
| 型號(hào)： | MD80C52TXXX-25SCD |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | 0.600 INCH, CERAMIC, DIP-40 |
| 文件頁(yè)數(shù)： | 42/395頁(yè) |
| 文件大小： | 9022K |
| 代理商： | MD80C52TXXX-25SCD |
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ATmega64A [DATASHEET]
8160D–AVR–02/2013
17. Timer/Counter3, Timer/Counter2 and Timer/Counter1 Prescalers
Timer/Counter3, Timer/Counter2 and Timer/Counter1 share the same prescaler module, but the Timer/Counters
can have different prescaler settings. The description below applies to all of the mentioned Timer/Counters.
17.0.1
Internal Clock Source
The Timer/Counter can be clocked directly by the system clock (by setting the CSn2:0 = 1). This provides the fast-
est operation, with a maximum Timer/Counter clock frequency equal to system clock frequency (f
CLK_I/O).
Alternatively, one of four taps from the prescaler can be used as a clock source. The prescaled clock has a fre-
quency of either f
CLK_I/O/8, fCLK_I/O/64, fCLK_I/O/256, or fCLK_I/O/1024.
17.0.2
Prescaler Reset
The prescaler is free running, for example, it operates independently of the Clock Select logic of the Timer/Coun-
ter, and it is shared by Timer/Counter1, Timer/Counter2, and Timer/Counter3. Since the prescaler is not affected
by the Timer/Counter’s clock select, the state of the prescaler will have implications for situations where a pres-
caled clock is used. One example of prescaling artifacts occurs when the timer is enabled and clocked by the
prescaler (6 > CSn2:0 > 1). The number of system clock cycles from when the timer is enabled to the first count
occurs can be from 1 to N+1 system clock cycles, where N equals the prescaler divisor (8, 64, 256, or 1024).
It is possible to use the Prescaler Reset for synchronizing the Timer/Counter to program execution. However, care
must be taken if the other Timer/Counter that shares the same prescaler also use prescaling. A Prescaler Reset
will affect the prescaler period for all Timer/Counters it is connected to.
17.0.3
External Clock Source
An external clock source applied to the Tn pin can be used as Timer/Counter clock (clk
T1/clkT2/clkT3). The Tn pin is
sampled once every system clock cycle by the pin synchronization logic. The synchronized (sampled) signal is
then passed through the edge detector. Figure 17-1 shows a functional equivalent block diagram of the Tn syn-
chronization and edge detector logic. The registers are clocked at the positive edge of the internal system clock
(clk
I/O). The latch is transparent in the high period of the internal system clock.
The edge detector generates one clk
T1/clkT2/clkT3 pulse for each positive (CSn2:0 = 7) or negative (CSn2:0 = 6)
edge it detects.
Figure 17-1. Tn Pin Sampling
The synchronization and edge detector logic introduces a delay of 2.5 to 3.5 system clock cycles from an edge has
been applied to the Tn pin to the counter is updated.
Enabling and disabling of the clock input must be done when Tn has been stable for at least one system clock
cycle, otherwise it is a risk that a false Timer/Counter clock pulse is generated.
Each half period of the external clock applied must be longer than one system clock cycle to ensure correct sam-
pling. The external clock must be guaranteed to have less than half the system clock frequency (f
ExtClk < fclk_I/O/2)
Tn_sync
(To Clock
Select Logic)
Edge Detector
DQ
LE
DQ
Tn
clk
I/O
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| MD80C862 | 制造商:Intel 功能描述:PROCESSOR:MICRO-PROCESSOR |
| MD80C86-2 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C86-2/883 | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube 制造商:Rochester Electronics LLC 功能描述:CPU 16BILT 5V CMOS 8MHZ 40CDIP - Bulk |
| MD80C86-2/B | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube |
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