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參數(shù)資料
| 型號(hào)： | MD80C32-20SC |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 20 MHz, MICROCONTROLLER, CDIP40 |
| 文件頁(yè)數(shù)： | 269/313頁(yè) |
| 文件大?。?/td> | 4988K |
| 代理商： | MD80C32-20SC |
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59
32000D–04/2011
AVR32
7.3
Monitorable events
The following events can be monitored by the performance counters, depending on the setting
of CONF0 and CONF1, see Table 7-2 on page 59.
Table 7-2.
Monitorable events
Configure field setting
Event monitored and counted
0x0
Instruction cache miss. Incremented once for each instruction fetch from a cacheable memory area that did
not hit in the cache.
0x1
Instruction fetch stage stall. Incremented every cycle the memory system is unable to deliver an instruction
to the CPU.
0x2
Data hazard stall. Incremented every cycle the condition is true.
0x3
ITLB miss.
0x4
DTLB miss.
0x5
Branch instruction executed. May or may not be taken.
0x6
Branch mispredicted.
0x7
Instruction executed. Incremented once each time an instruction is completed.
0x8
Stall due to data cache write buffers full. Incremented once for each occurrence.
0x9
Stall due to data cache write buffers full. Incremented every cycle the condition is true.
0xA
Stall due to data cache read miss. Incremented once for each data access to a cacheable memory area
that did not hit in the cache.
0xB
Stall due to data cache read miss. Incremented every cycle the pipeline is stalled due to a data access to a
cacheable memory area that did not hit in the cache.
0xC
Write access counter. Incremented once for each write access.
0xD
Write access counter. Incremented every cycle a write access is ongoing.
0xE
Read access counter. Incremented once for each read access.
0xF
Read access counter. Incremented every cycle a read access is ongoing.
0x10
Cache stall counter. Incremented once for each read or write access that stalls.
0x11
Cache stall counter. Incremented every cycle a read or write access stalls. Write accesses are counted
only until the write is put in the write buffer.
0x12
Cache access counter. Incremented once for each read or write access.
0x13
Cache access counter. Incremented every cycle a read or write access is ongoing. Write accesses are
counted only until the write is put in the write buffer.
0x14
Data cache line writeback. Incremented once when a line containing dirty data is replaced in the cache.
0x15
Accumulator cache hit
0x16
Accumulator cache miss
0x17
BTB hit. Incremented once per hit occurrence.
0x18
Micro-ITLB miss. Incremented once per miss occurrence.
0x19
Micro-DTLB miss. Incremented once per miss occurrence.
Other
Reserved.
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PDF描述 |
|---|---|
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參數(shù)描述 |
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