參數(shù)資料
型號(hào)： MCF5480
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： MCF548x ColdFire㈢ Microprocessor
中文描述： MCF548x微處理器的ColdFire㈢
文件頁(yè)數(shù)： 18/34頁(yè)
文件大?。?/td> 403K
代理商： MCF5480
MCF548x ColdFire
Microprocessor, Rev. 4
SDRAM Bus
Freescale Semiconductor
18
9.2
DDR SDRAM AC Timing Characteristics
When using the DDR SDRAM controller, the following timing numbers must be followed to properly latch or drive data onto
the memory bus. All timing numbers are relative to the four DQS byte lanes.
Table 12
shows the DDR clock crossover specifications.
Figure 15. DDR Clock Timing Diagram
Table 12. DDR Clock Crossover Specifications
Symbol
Characteristic
Min
Max
Unit
V
MP
Clock output mid-point voltage
1.05
1.45
V
V
OUT
Clock output voltage level
–0.3
SD_VDD + 0.3
V
V
ID
Clock output differential voltage (peak to peak swing)
0.7
SD_VDD + 0.6
V
V
IX
Clock crossing point voltage
1
1
The clock crossover voltage is only guaranteed when using the highest drive strength option for the SDCLK[1:0]
and SDCLK[1:0] signals.
1.05
1.45
V
Table 13. DDR Timing Specifications
Symbol
Characteristic
Min
Max
Unit
Notes
Frequency of Operation
50
1
133
MHz
2
DD1
Clock Period (t
CK
)
Pulse Width High (t
CKH
)
Pulse Width Low (t
CKL
)
Address, SDCKE, CAS, RAS, WE, SDBA, SDCS—Output
Valid (t
CMV
)
Address, SDCKE, CAS, RAS, WE, SDBA, SDCS—Output Hold
(t
CMH
)
Write Command to first DQS Latching Transition (t
DQSS
)
Data and Data Mask Output Setup (DQ
>
DQS) Relative to
DQS (DDR Write Mode) (t
QS
)
Data and Data Mask Output Hold (DQS
>
DQ) Relative to DQS
(DDR Write Mode) (t
QH
)
Input Data Skew Relative to DQS (Input Setup) (t
IS
)
Input Data Hold Relative to DQS (t
IH
)
7.52
12
ns
3
DD2
0.45
0.55
SDCLK
4
DD3
0.45
0.55
SDCLK
5
DD4
—
0.5
×
SDCLK
+ 1.0 ns
ns
6
DD5
2.0
—
ns
DD6
—
1.25
SDCLK
DD7
1.0
—
ns
7
8
DD8
1.0
—
ns
9
DD9
1
ns
10
DD10
0.25
×
SDCLK
+ 0.5ns
—
ns
11
DD11
DQS falling edge to SDCLK rising (output setup time) (t
DSS
)
DQS falling edge from SDCLK rising (output hold time) (t
DSH
)
0.5
—
ns
DD12
0.5
—
ns
SDCLK
SDCLK
V
IX
V
MP
V
IX
V
ID
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