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參數(shù)資料
| 型號： | MCF5372 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microprocessor Data Sheet |
| 中文描述： | 微處理器數(shù)據(jù)表 |
| 文件頁數(shù)： | 33/42頁 |
| 文件大小： | 787K |
| 代理商： | MCF5372 |
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Preliminary Electrical Characteristics
MCF5373 ColdFire
Microprocessor Data Sheet, Rev. 0.3
Preliminary
Freescale Semiconductor
33
Figure 21
shows timing for the values in
Table 17
and
Table 16
.
Figure 21. I
2
C Input/Output Timings
5.14 Fast Ethernet AC Timing Specifications
MII signals use TTL signal levels compatible with devices operating at either 5.0 V or 3.3 V.
5.14.1 MII Receive Signal Timing (FEC_RXD[3:0], FEC_RXDV,
FEC_RXER, and FEC_RXCLK)
The receiver functions correctly up to a FEC_RXCLK maximum frequency of 25 MHz +1%. There is no
minimum frequency requirement. In addition, the processor clock frequency must exceed twice the
FEC_RXCLK frequency.
Table 18
lists MII receive channel timings.
Figure 22
shows MII receive signal timings listed in
Table 18
.
NOTES:
1
Output numbers depend on the value programmed into the IFDR; an IFDR programmed with the maximum
frequency (IFDR = 0x20) results in minimum output timings as shown in
Table 17
. The I
2
C interface is
designed to scale the actual data transition time to move it to the middle of the SCL low period. The actual
position is affected by the prescale and division values programmed into the IFDR; however, the numbers
given in
Table 17
are minimum values.
2
Because I2C_SCL and I2C_SDA are open-collector-type outputs, which the processor can only actively
drive low, the time I2C_SCL or I2C_SDA take to reach a high level depends on external signal capacitance
and pull-up resistor values.
3
Specified at a nominal 50-pF load.
Table 18. MII Receive Signal Timing
Num
Characteristic
Min
Max
Unit
M1
FEC_RXD[3:0], FEC_RXDV, FEC_RXER to FEC_RXCLK setup
5
—
ns
M2
FEC_RXCLK to FEC_RXD[3:0], FEC_RXDV, FEC_RXER hold
5
—
ns
M3
FEC_RXCLK pulse width high
35%
65%
FEC_RXCLK period
M4
FEC_RXCLK pulse width low
35%
65%
FEC_RXCLK period
I2
I6
I1
I4
I7
I8
I9
I5
I3
I2C_SCL
I2C_SDA
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PDF描述 |
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