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參數(shù)資料
| 型號： | MCF5249LPV120 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 120 MHz, RISC PROCESSOR, PQFP144 |
| 封裝： | 20 X 20 X 1.4 MM, 0.50 MM PITCH, LQFP-144 |
| 文件頁數(shù)： | 446/446頁 |
| 文件大?。?/td> | 5856K |
| 代理商： | MCF5249LPV120 |
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Synchronous Operation
MOTOROLA
Section 7 Synchronous DRAM Controller Module
7-9
7.3.2.3 DRAM CONTROLLER MASK REGISTERS (DMR0/DMR1)
The DMRn, Figure 7-5, includes mask bits for the base address and for address attributes.
Table 7-6 describes DMRn fields.
31
18 17
9
8765432
1
0
Field
BAM
—
W
P
— C/I AM SC SD UC UD V
Reset
Uninitialized
0
R/W
Addr
MBAR + 0x10C (DMR0), 0x114 (DMR1)
Figure 7-5 DRAM Controller Mask Registers (DMR0 and DMR1)
Table 7-6 DMR0/DMR1 Field Descriptions
BITS
NAME
DESCRIPTION
31–18
BAM
Base address mask. Masks the associated DACRn[BA]. Lets the DRAM controller connect
to various DRAM sizes. Mask bits need not be contiguous (see
0
The associated address bit is used in decoding the DRAM hit to a memory block.
1
The associated address bit is not used in the DRAM hit decode.
17–9
—
Reserved, should be cleared.
8
WP
Write protect. Determines whether the associated block of DRAM is write protected.
0
Allow write accesses
1
Ignore write accesses. The DRAM controller ignores write accesses to the memory
block and an address exception occurs. Write accesses to a write-protected DRAM region
are compared in the chip select module for a hit. If no hit occurs, an external bus cycle is
generated. If this external bus cycle is not acknowledged, an access exception occurs.
7
—
Reserved, should be cleared.
6–1
AMx
Address modifier masks. Determine which accesses can occur in a given DRAM block.
0
Allow access type to hit in DRAM
1
Do not allow access type to hit in DRAM
BIT
ASSOCIATED ACCESS TYPE
ACCESS DEFINITION
C/I
CPU space/interrupt acknowledge
MOVEC instruction or interrupt acknowledge cycle
AM
Alternate master
External or DMA master
SC
Supervisor code
Any supervisor-only instruction access
SD
Supervisor data
Any data fetched during the instruction access
UC
User code
Any user instruction
UD
User data
Any user data
0
V
Valid. Cleared at reset to ensure that the DRAM block is not erroneously decoded.
0
Do not decode DRAM accesses.
1
Registers controlling the DRAM block are initialized; DRAM accesses can be decoded.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5251VM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251CVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCH4008 | L BAND, Si, NPN, RF SMALL SIGNAL TRANSISTOR |
| MCH4009 | 40 mA, 3.5 V, NPN, Si, SMALL SIGNAL TRANSISTOR |
| MCH4009 | 40 mA, 3.5 V, NPN, Si, SMALL SIGNAL TRANSISTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MCF5249PB | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:system controller/decoder |
| MCF5249VF140 | 功能描述:微處理器 - MPU 140MHz 125MIPS RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5249VM140 | 功能描述:IC MPU 32B 140MHZ COLDF 160-BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:MCF524x 標(biāo)準(zhǔn)包裝:1 系列:87C 核心處理器:MCS 51 芯體尺寸:8-位 速度:16MHz 連通性:SIO 外圍設(shè)備:- 輸入/輸出數(shù):32 程序存儲器容量:8KB（8K x 8） 程序存儲器類型:OTP EEPROM 大小:- RAM 容量:256 x 8 電壓 - 電源 (Vcc/Vdd):4 V ~ 6 V 數(shù)據(jù)轉(zhuǎn)換器:- 振蕩器型:外部 工作溫度:0°C ~ 70°C 封裝/外殼:44-DIP 包裝:管件 其它名稱:864285 |
| MCF5251 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251_07 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor Data Sheet |
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