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參數(shù)資料
| 型號： | MC9S12KC128CPU |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 2/126頁 |
| 文件大?。?/td> | 7307K |
| 代理商： | MC9S12KC128CPU |
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Device User Guide — 9S12KT256DGV1/D V01.09
2
Freescale Semiconductor
Revision History
Version
Number
01.00
Revision
Date
16 JUL 02
Author
Description of Changes
Original Version.
Change load cap value on VDD and VDDPLL.
Correct expanded bus timing from 20MHz to 25 MHz.
Move ATD interrupt vector from $ffd0 to $ffd2.
Change PWeh and tDSW parameter in external bus timing.
Expand to a K-Family SoC Guide and include 9S12KT256.
Replace 16-channel ATD with two 8-channel ATDs for 9S12KT256.
Changed to a Device User Guide and added Document number.
Updated Table A-17 Oscillator Characteristics.
Replaced XCLKS with PE7 for Clock Selection diagrams.
Added CTRL to Table 2-1 Signal Properties.
Replaced Burst programming with Row Programming in NVM
electricals.
Changed Digital logic to Internal Logic.
Added LRAE bootloader information.
Changed PW
EL
, PW
EH
, t
DSW
, t
ACCE
, t
NAD
, t
NAV
, t
RWV
, t
LSV
, t
NOV
,
t
P0V
and t
P1V
in the external bus timing.
Added voltage regulator characteristics.
Updated Table A-7 3.3V I/O Characteristics.
Updated Table A-16 NVM Timing Characteristics.
Corrected A.6.1.2 Row Programming time t
bwpgm
equation
Expanded K-family to include 9S12KC128, 9S12KC64, 9S12KL128
and 9S12KL64.
Updated osciilator start up time and supply current characteristics.
Added ATDCTL0 and ATDCTL1 register bits to Sec 1.7.
01.01
22 NOV 02
01.02
15 JAN 03
01.03
01.04
13 JUN 03
18 JUN 03
01.05
14 NOV 03
01.06
10 FEB 04
01.07
13 MAY 04
01.08
20 JUL 04
01.09
9 SEP 04
相關PDF資料 |
PDF描述 |
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