參數(shù)資料
型號： MC68SZ328VH66V
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 66 MHz, RISC PROCESSOR, PBGA196
封裝： 12 X 12 MM, 0.80 MM PITCH, MAPBGA-196
文件頁數(shù)： 486/650頁
文件大小： 10290K
代理商： MC68SZ328VH66V
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21-42
MC68SZ328 Reference Manual
MOTOROLA
USB Device Module
3. For an N byte packet, the first N-1 bytes are written to the FIFO data register
(USB_EPn_FDAT) as words.
4. On the Nth byte, to signal the end of a frame, the DMA controller will signal to the USB
that it is writing the final byte of the USB_EPn_FDAT register. The last byte in the transfer
will get the end of frame tag (bits 15:8 for byte, bits 7:0 for word).
In a double-buffered system, the FIFO depth is twice the size of the USB packet size. Program the FIFO
alarm level to be the same as a single packet. This causes the DMA request to assert whenever there is one
packet’s worth of data or less in the FIFO. The system may write data until the DMA request deasserts, as
long as the last byte of each USB packet is tagged as the end of the frame.
21.8.1.3 Receiving Packets
Perform the following steps to receive a packet of data from the USB Host using programmed I/O.
1. Monitor the EOF interrupt for the endpoint.
2. prepare to read a complete packet of data on receiving the EOF interrupt. Clear the EOF
interrupt so that software will receive notification of the next frame.
3. Read the USB_EPN_FDAT register to read in the next piece of data.
4. Read the USB_EPn_FSTAT register to get the end of frame status bits (see the following
note). If the end of frame bit is set for the current transfer, then stop reading data.
5. Go to step 3.
NOTE:
The USB_EPn_FSTAT(FRAME[0:1]) field indicates valid frame byte
lanes used on the bus (15:8 and 7:0). Currently, more than 1 bit may be on
if there are multiple end of frame bytes on word transfers. Extra software
may be required to determine the first valid end of frame marker. The value
of this field is computed directly from the “frame boundary” bits that are
stored in the RAM. The user is responsible for ensuring that the RAM data
is valid when accessing these bits. For example, if there is only 1 byte of
data in the RAM, it is marked EOF, and the user does a word (16-bit)
access, then bit 1 (FRAME[1]) of FRAME[0:1] is undefined.
Perform the following steps to use the DMA Controller for an I/O to Memory transfer to receive packets.
1. Program the DMA controller to read data in units of the packet size. Enable the channel for
the USB endpoint.
2. When a packet EOF is detected from the UDC to the FIFO, a DMA request will be
generated, and the DMA must read the FIFO to allow for the next transaction.
3. DMA reading occurs until the request expires. Normally the expiration will occur when the
FIFO no longer needs service or all the data has been read by the DMA.
4. Monitor the EOT interrupt for the endpoint. If EOT is asserted, it indicates that the data in
the FIFO represents the end of a USB data transfer. The USB_EPn_STATCR register can
be used to determine how many bytes remain to be read from the FIFO. This data may end
on a short frame.
21.8.1.4 Programming the FIFO Controller
The FIFO controller module has two modes of operation, Frame and Non-Frame. For the typical USB
application, only Frame mode is used.
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MC68VZ328CPV 制造商:FRESCL 功能描述:
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