參數(shù)資料
型號： MC68HC711P2CFN4R2
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, OTPROM, 4 MHz, MICROCONTROLLER, PQCC84
封裝： PLASTIC, LCC-84
文件頁數(shù)： 147/236頁
文件大?。?/td> 1232K
代理商： MC68HC711P2CFN4R2
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MOTOROLA
vi
MC68HC11P2
INDEX
R
R/T[7:0] - bits in S2DRL 6-12
R/T[7:0] - bits in SCDRL 5-11
R/W pin 2-11
R8 - bit in SCDRH 5-11
RAF - bit in S2SR2 6-12
RAF - bit in SCSR2 5-11
RAM 3-4
data retention 3-4
security 3-27
RAM[3:0] - bit in INIT 3-13
ratiometric conversions 9-5
RBOOT - bit in HPRIO 3-11
RDRF - bit in SCSR1 5-10
RDRF2 - bit in S2SR1 6-11
RE - bit in SCCR2 5-9
RE2 - bit in S2CR2 6-10
real-time interrupt - see RTI
receiver flags, SCI 5-12
REG[3:0] - bit in INIT 3-13
REL - relative addressing mode 11-8
RESET pin 2-3
resets
circuit
2-3
clock monitor 10-3
, 10-4
COP 10-2
, 10-3
effect on A/D 10-8
effect on COP 10-7
effect on CPU 10-6
effect on I/O 10-7
effect on memory map 10-6
effect on pulse accumulator 10-7
effect on RTI 10-7
effect on SCI 10-8
effect on SPI 10-8
effect on system 10-8
effect on timer 10-7
effects of 10-6
external 10-2
HPRIO — Highest priority I-bit interrupt and misc. reg.
10-10
power-on, POR 10-1
priorities 10-9
processing flow
10-17
RESET pin 10-2
resetting the COP watchdog 10-3
RFI 2-4
, 2-5
RIE - bit in SCCR2 5-8
RIE2 - bit in S2CR2 6-10
ROM 3-5
ROMAD - bit in CONFIG 3-12
ROMON - bit in CONFIG 3-13
ROW - bit in PPROG 3-24
RTI 8-1
, 8-14
PACTL — Pulse accumulator control reg. 8-16
rates 8-14
reset 10-7
TFLG2 — Timer interrupt flag reg. 2 8-15
TMSK2 — Timer interrupt mask reg. 2 8-14
RTIF - bit in TFLG2 8-15
RTII - bit in TMSK2 3-20
, 8-14
RTR[1:0] - bits in PACTL 8-16
RWU - bit in SCCR2 5-4
, 5-9
S
S2B[12:0] - bits in S2BDH/L 6-9
S2BDH, S2BDL — MI BUS clock rate control reg. 6-9
S2BDH, S2BDL — SCI2/3 baud rate control reg. 5-15
S2CR1 — MI BUS2 control reg. 1 6-9
S2CR1 — SCI2 control reg. 1 5-15
S2CR2 — MI BUS2 control reg. 2 6-10
S2CR2 — SCI2 control reg. 2 5-15
S2DRH, S2DRL — SCI2 data high/low reg. 5-16
S2DRL — MI BUS2 data reg. 6-12
S2SR1 — MI BUS2 status reg. 1 6-11
S2SR1 — SCI2 status reg. 1 5-16
S2SR2 — MI BUS2 status reg. 2 6-12
S2SR2 — SCI2 status reg. 2 5-16
S3CR1 — SCI3 control reg. 1 5-17
S3CR2 — SCI3 control reg. 2 5-17
S3DRH, S3DRL — SCI3 data high/low reg. 5-18
S3SR1 — SCI3 status reg. 1 5-17
S3SR2 — SCI3 status reg. 2 5-18
S-bit in CCR 11-6
SBK - bit in SCCR2 5-9
SBK2 - bit in S2CR2 6-10
SBR[12:0] - bits in SCBDH/L 5-6
SCAN - bit in ADCTL 9-8
SCBDH, SCBDL — SCI baud rate control reg. 5-6
SCCR1 — SCI control reg. 1 5-7
SCCR2 — SCI control reg. 2 5-8
SCDRH, SCDRL — SCI data high/low reg. 5-11
SCI 5-1
baud rate
5-1
, 5-6
block diagram
5-3
data format 5-2
error detection 5-5
interrupt source resolution
5-13
, 10-22
pins 5-1
receive operation 5-2
reset 10-8
SCBDH, SCBDL — SCI baud rate control reg. 5-6
SCCR1 — SCI control reg. 1 5-7
SCCR2 — SCI control reg. 2 5-8
SCDRH, SCDRL — SCI data high/low reg. 5-11
SCSR1 — SCI status reg. 1 5-9
SCSR2 — SCI status reg. 2 5-11
status flags 5-12
transmit operation 5-2
wakeup 5-4
SCI2 5-14
, 5-15
SCI2, SCI3 - see also SCI
SCI3 5-14
, 5-17
SCK 7-4
SCSR1 — SCI status reg. 1 5-9
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