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參數(shù)資料
| 型號： | MC68HC705L16 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 87/146頁 |
| 文件大?。?/td> | 772K |
| 代理商： | MC68HC705L16 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁當(dāng)前第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁
Timer 2
MC68HC05L16 MC68HC705L16 Data Sheet, Rev. 4.1
Freescale Semiconductor
87
9.3.2 Timer Status Register 2
TI2F — Timer Input 2 (EVI) Interrupt Flag
In event mode, the event edge sets TI2F. In gated time accumulation mode, the trailing edge of the
gate signal at the EVI input pin sets TI2F. When the TI2IE bit and this bit are set, an interrupt is
generated. This bit is a read-only bit and writes have no effect. The TI2F is cleared by writing a logic 1
to the RTI2F bit and on reset.
OC2F — Compare 2 Interrupt Flag
The OC2F bit is set when compare match is detected between counter 2 and OC2 register. When
OC2IE bit and this bit are set, an interrupt is generated. This bit is a read-only bit and writes have no
effect. The OC2F is cleared by writing a logic 1 to ROC2F bit and on reset.
Bits 5 and 4 — Reserved
These bits are not used and always read as logic 0.
RTI2F — Reset Timer Input 2 Flag
The RTI2F bit is a write-only bit and always reads as logic 0. Writing logic 1 to this bit clears the TI2F
bit and writing a logic 0 to this bit has no effect.
ROC2F — Reset Output Compare 2 Flag
The ROC2F bit is a write-only bit and always reads as logic 0. Writing logic 1 to this bit clears the OC2F
bit and writing a logic 0 to this bit has no effect.
Bits 1 and 0 — Reserved
These bits are not used and always read as logic 0.
9.3.3 Output Compare Register 2
The OC2 register data is transferred to the buffer register when the CPU writes to TCNT2, when the
CMP2 presets the TCNT2, or when system resets.
When the OC2 buffer register matches the TCNT2 register, the OC2F bit in the TSR2 register is set and
TCNT2 is preset to $01.
Address:
$001D
BIt 7
6
5
4
3
2
1
Bit 0
Read:
TI2F
OC2F
0
0
0
0
0
0
Write:
RTI2F
ROC2F
Reset:
0
0
0
0
0
0
0
0
= Unimplemented
Figure 9-9. Timer Status Register 2 (TSR2)
Address:
$001E
BIt 7
6
5
4
3
2
1
Bit 0
Read:
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Write:
Reset:
0
Figure 9-10. Output Compare Register 2 (OC2)
0
0
0
0
0
0
0
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