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參數資料
| 型號： | MC68HC705K1 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | HCMOS Microcontroller Unit |
| 中文描述： | HCMOS微控制器 |
| 文件頁數： | 73/140頁 |
| 文件大?。?/td> | 803K |
| 代理商： | MC68HC705K1 |
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Parallel Input/Output (I/O)
Port B
MC68HC705K1 — Rev. 2.0
TechnicalData
Parallel Input/Output (I/O)
For More Information On This Product,
Go to: www.freescale.com
WhenaportBpinis programmedasan output,readingtheportbitreads
the value of the data latch and not the voltage on the pin itself. When a
port B pin is programmed as an input, reading the port bit reads the
voltage level on the pin. The data latch can always be written, regardless
of the state of its DDR bit.
Table 7-2
summarizes the operation of the
PB0 pin.
Programming the RC and PIN3 bits to logic 1 disables the PB1/OSC3
output buffer and pulldown device. The PB1/OSC3 bit becomes an
output from the 3-pin RC oscillator. The DDRB1 and PB1 bits are
available as read/write storage locations; reset clears DDRB1 but does
not affect PB1.
Table 7-3
summarizes the operation of the PB1/OSC3
pin.
Table 7-2. PB0 Pin Functions
Control Bits
PB0
Pin Mode
Accesses
to PDRB
Accesses
to DDRB
Accesses
to PORTB
SWPDI
PDIB0
DDRB0
Read
Write
Read/Write
Read
Write
1
X
(1)
0
Input, hi-z
U
(2)
PDIB0
DDRB0
Pin
PB0
1
X
1
Output
U
PDIB0
DDRB0
PB0
PB0
0
0
0
Input,
pulldown on
U
PDIB0
DDRB0
Pin
PB0
0
0
1
Output
U
PDIB0
DDRB0
PB0
PB0
0
1
0
Input, hi-z
U
PDIB0
DDRB0
Pin
PB0
0
1
1
Output
U
PDIB0
DDRB0
PB0
PB0
1. X = Don’t care
2. U = Undefined
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68HC705KJ1CDW | Computer Operation Properly Module |
| MC68HC705J1AVS | Microcontrollers |
| MC68HC705J1AVP | Microcontrollers |
| MC68HC705J1AVDW | Microcontrollers |
| MC68HC705J1AS | Microcontrollers |
相關代理商/技術參數 |
參數描述 |
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