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參數資料
| 型號： | MC68HC705J2S |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, UVPROM, 2.1 MHz, MICROCONTROLLER, CDIP20 |
| 封裝： | WINDOWED, CERDIP-20 |
| 文件頁數： | 71/82頁 |
| 文件大?。?/td> | 2545K |
| 代理商： | MC68HC705J2S |
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ELECTRICAL SPECIFICATIONS
Rev. 2
11-7
1
2
3
4
5
6
7
8
9
10
11
12
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14
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19
20
11.6 Control Timing (VDD = 5.0 Vdc)
NOTES:
1. The 2-bit timer prescaler is the limiting factor in determining timer resolution.
2. The minimum period tILIL should not be less than the number of cycle times it takes to execute the
interrupt service routine plus 19 tcyc.
Figure 11-6. External Interrupt Timing
Table 11-5. Control Timing (VDD = 5.0 Vdc)
(VDD = 5.0 Vdc 10%, VSS = 0 Vdc; TA = TL to TH)
Characteristic
Symbol
Min
Max
Unit
Oscillator Frequency
Crystal Option
External Clock Option
fosc
—
dc
4.2
MHz
Internal Operating Frequency
Crystal (fosc ÷ 2)
External Clock (fosc ÷ 2)
fop
—
dc
2.1
MHz
Cycle Time
tcyc
480
—
ns
RESET Pulse Width
tRL
1.5
—
tcyc
Timer Resolution (NOTE 1)
tRESL
4.0
—
tcyc
Interrupt Pulse Width Low (Edge-Triggered)
tILIH
125
—
ns
Interrupt Pulse Period
tILIL
(NOTE 2)
—
tcyc
OSC1 Pulse Width
tOH, tOL
90
—
ns
Programming Time per Byte
tEPGM
4—
ms
1
IRQ
IRQ (PIN)
IRQ (MCU)
tILIH
tILIL
tILIH
NORMALLY
USED WITH
WIRED–OR
CONNECTION
Edge and Level-Sensitive Trigger — If IRQ remains low after interrupt is serviced, the next interrupt is recognized.
Edge-Sensitive Trigger — The minimum tILIH is either 125 ns (VDD = 5 V) or 250 ns (VDD = 3 V). The period tILIL
should not be less than the number of tcyc cycles it takes to execute the interrupt service routine plus 19 tcyc cycles.
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F
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S
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d
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c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68HC705JP7S | 8-BIT, UVPROM, 2.1 MHz, MICROCONTROLLER, CDIP28 |
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| MC68HC705SP7CP | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDIP28 |
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