參數(shù)資料
型號(hào): MC68HC11PH8CPV3
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: 8-BIT, MROM, 3 MHz, MICROCONTROLLER, PQFP112
封裝: TQFP-112
文件頁數(shù): 195/264頁
文件大?。?/td> 1484K
代理商: MC68HC11PH8CPV3
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MOTOROLA
2-10
MC68HC11PH8
PIN DESCRIPTIONS
2
BWC — Bandwidth control
1 (set)
Wide (high and low) bandwidth control selected.
0 (clear) –
Narrow (low) bandwidth control selected.
Bandwidth selection can only be controlled by BWC when AUTO is cleared. After the PLL is rst
enabled, or after a change in frequency, a delay of tPLLS is required before clearing BWC. The low
bandwidth driver is always enabled, so this bit determines whether the high bandwidth driver is on
or off. Reset clears this bit.
VCOT — VCO test (Test mode only)
1 (set)
Loop lter operates as specied by AUTO and BWC.
0 (clear) –
Low bandwidth mode of the PLL lter is disabled.
This bit is used to isolate the loop lter from the VCO for testing purposes. VCOT is always set in
user modes. This bit is writable only in bootstrap and test modes. Reset sets this bit.
MCS — Module clock select
1 (set)
4XCLK is the source for the SCI and timer divider chain.
0 (clear) –
EXTALi is the source for the SCI and timer divider chain.
Reset clears this bit.
T16EN — 16-bit timer clock enable (refer to Section 8)
1 (set)
16-bit timer clock enabled.
0 (clear) –
16-bit timer clock disabled.
WEN — WAIT enable
1 (set)
Low-power WAIT mode selected (PLL set to ‘idle’ in WAIT mode).
0 (clear) –
Do not alter the 4XCLK during WAIT mode.
This bit determines whether the 4XCLK is disconnected from VCOOUT during WAIT and
connected to EXTALi. Reset clears this bit.
When WEN is set, the CPU will respond to a WAIT instruction by rst stacking the relevant
registers, then by clearing BCS and setting the PLL to ‘idle’, with modulus = 1. BWC is set so that
the wide bandwidth control is selected.
Any interrupt, any reset, or the assertion of RAF (receiver active ag) in either of the SCIs will allow
the PLL to resume operating at the frequency specied in the SYNR. The user must set BCS after
the PLL has had time to adjust (tPLLS). If, for a specic SCI, the RE bit (receiver enable bit) is clear,
then RAF cannot become set, hence the PLL will not resume normal operation. For a description
of RAF and RE, see Section 5.
TPG
34
相關(guān)PDF資料
PDF描述
MC68HC11PH8CFN3 8-BIT, MROM, 3 MHz, MICROCONTROLLER, PQCC84
MC68S711PH8CPV4 8-BIT, OTPROM, MICROCONTROLLER, PQFP112
MC7445ARX733LF 32-BIT, 733 MHz, RISC PROCESSOR, CBGA360
MC7455ARX733LF 32-BIT, 733 MHz, RISC PROCESSOR, CBGA483
MC7455ARX933LF 32-BIT, 933 MHz, RISC PROCESSOR, CBGA483
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