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參數(shù)資料
| 型號(hào)： | MC68HC11PH8CFN3 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 3 MHz, MICROCONTROLLER, PQCC84 |
| 封裝： | PLASTIC, LCC-84 |
| 文件頁數(shù)： | 61/264頁 |
| 文件大小： | 1484K |
| 代理商： | MC68HC11PH8CFN3 |
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MC68HC11PH8
MOTOROLA
8-19
TIMING SYSTEM
8
8.1.5
Real-time interrupt
The real-time interrupt (RTI) feature, used to generate hardware interrupts at a xed periodic rate,
has two possible clock sources. When the PLL clock generation is not used (VDDSYN low), the
RTI function is clocked by the 16-bit free-running counter (ST4XCK/215). When the PLL clock
generation is used (VDDSYN high), the RTI clock source is the underow of the 8-bit modulus
timer A (CLK64). This ensures that the RTI interrupt rate is unaffected by changes made to the
bus speed by the PLL circuit. See Figure 8-1 and Figure 8-2. The RTI clock rate is controlled and
congured by two bits (RTR1 and RTR0) in the pulse accumulator control (PACTL) register. The
different rates available are a product of the source frequency and the value of bits RTR[1:0]. If
VDDSYN is low, the source frequency, ST4XCK/215, can be divided by 1,2,4 or 8. If VDDSYN is
8-3 which show examples of periodic real-time interrupt rates. The RTII bit in the TMSK2 register
enables the interrupt capability.
Note:
The values in Table 8-3 assume that the 8-bit modulus timer is loaded to give an
EXTALi/28 prescaler value. Other prescaler values are possible, in the range EXTALi/4
to EXTALi/4080 (see Section 8.3.1).
Either clock source causes the time between successive RTI timeouts to be a constant that is
independent of the software latency associated with ag clearing and service. For this reason, an
RTI period starts from the previous timeout, not from when RTIF is cleared.
Every timeout causes the RTIF bit in TFLG2 to be set, and if RTII is set, an interrupt request is
generated. After reset, one entire RTI period elapses before the RTIF ag is set for the rst time.
Refer to the TMSK2, TFLG2, and PACTL registers.
Table 8-2 RTI periodic rates (PLL disabled)
RTR[1:0]
ST4XCK = 12MHz
ST4XCK = 8MHz
ST4XCK = 4MHz
ST4XCK = xMHz
0 0
0 1
1 0
1 1
2.731ms
5.461ms
10.923ms
21.845ms
4.096ms
8.192ms
16.384ms
32.768ms
8.192ms
16.384ms
32.768ms
65.536ms
215/ST4XCK
216/ST4XCK
217/ST4XCK
218/ST4XCK
Table 8-3 RTI periodic rates (PLL enabled)
RTR[1:0]
EXTALi = 640kHz EXTALi = 32.768kHz
EXTALi = 32kHz
EXTALi = xkHz
0 0
0 1
1 0
1 1
0.4ms
0.8ms
1.6ms
25.6ms
7.81ms
15.63ms
31.25ms
500ms
8.0ms
16.0ms
32.0ms
512ms
28/EXTALi
29/EXTALi
210/EXTALi
214/EXTALi
TPG
151
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