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參數資料
| 型號： | MC68HC11P1CFN4R2 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, EEPROM, 4 MHz, MICROCONTROLLER, PQCC84 |
| 封裝： | PLASTIC, LCC-84 |
| 文件頁數： | 71/236頁 |
| 文件大?。?/td> | 1232K |
| 代理商： | MC68HC11P1CFN4R2 |
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MOTOROLA
10-2
MC68HC11P2
RESETS AND INTERRUPTS
10
10.1.2
External reset (RESET)
The CPU distinguishes between internal and external reset conditions by sensing whether the
reset pin rises to a logic one in less than two E clock cycles after an internal device releases reset.
When a reset condition is sensed, the RESET pin is driven low by an internal device for four E
clock cycles, then released. Two E clock cycles later it is sampled. If the pin is still held low, the
CPU assumes that an external reset has occurred. If the pin is high, it indicates that the reset was
initiated internally by either the COP system or the clock monitor. It is not advisable to connect an
external resistor capacitor (RC) power-up delay circuit to the reset pin of M68HC11 devices
because the circuit charge time constant can cause the device to misinterpret the type of reset
that occurred.
10.1.3
COP reset
The MCU includes a COP system to help protect against software failures. When the COP is
enabled, the software is responsible for keeping a free-running watchdog timer from timing out.
When the software is no longer being executed in the intended sequence, a system reset is
initiated.
The state of the NOCOP bit in the CONFIG register determines whether the COP system is
enabled or disabled. To change the enable status of the COP system, change the contents of the
CONFIG register and then perform a system reset. In the special test and bootstrap operating
modes, the COP system is initially inhibited by the disable resets (DISR) control bit in the TEST1
register. The DISR bit can subsequently be written to zero to enable COP resets.
The COP timer rate control bits CR[1:0] in the OPTION register determine the COP timeout
10-1. After reset, these bits are zero, which selects the shortest timeout period. In normal
operating modes, these bits can only be written once within 64 bus cycles after reset.
(1) The timeout period has a tolerance of 0/+one cycle of the E/215 clock
due to the asynchronous implementation of the COP circuitry. For
example, with XTAL = 8MHz, the uncertainty is 0/+16.384ms. See
also the M68HC11 Reference Manual, (M68HC11RM/AD).
Table 10-1 COP timer rate select
CR[1:0]
Divide
E/215 by
XTAL = 8MHz:
timeout(1)
XTAL = 12MHz:
timeout(1)
XTAL = 16MHz:
timeout(1)
0 0
1
16.384 ms
10.923 ms
8.192 ms
0 1
4
65.536 ms
43.691 ms
32.768 ms
1 0
16
262.14 ms
174.76 ms
131.07 ms
1 1
64
1.049 sec
699.05 ms
524.29 ms
E =
2.0 MHz
3.0 MHz
4.0 MHz
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