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參數(shù)資料
| 型號(hào)： | MC68HC11E9VFU2 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | QFP-64 |
| 文件頁數(shù)： | 198/242頁 |
| 文件大?。?/td> | 1672K |
| 代理商： | MC68HC11E9VFU2 |
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Overview
M68HC11E Family Data Sheet, Rev. 5.1
Freescale Semiconductor
59
3.2.3 Digital Control
All A/D converter operations are controlled by bits in register ADCTL. In addition to selecting the analog
input to be converted, ADCTL bits indicate conversion status and control whether single or continuous
conversions are performed. Finally, the ADCTL bits determine whether conversions are performed on
single or multiple channels.
3.2.4 Result Registers
Four 8-bit registers ADR[4:1] store conversion results. Each of these registers can be accessed by the
processor in the CPU. The conversion complete flag (CCF) indicates when valid data is present in the
result registers. The result registers are written during a portion of the system clock cycle when reads do
not occur, so there is no conflict.
3.2.5 A/D Converter Clocks
The CSEL bit in the OPTION register selects whether the A/D converter uses the system E clock or an
internal RC oscillator for synchronization. When E-clock frequency is below 750 kHz, charge leakage in
the capacitor array can cause errors, and the internal oscillator should be used. When the RC clock is
used, additional errors can occur because the comparator is sensitive to the additional system clock
noise.
3.2.6 Conversion Sequence
A/D converter operations are performed in sequences of four conversions each. A conversion sequence
can repeat continuously or stop after one iteration. The conversion complete flag (CCF) is set after the
fourth conversion in a sequence to show the availability of data in the result registers. Figure 3-3 shows
the timing of a typical sequence. Synchronization is referenced to the system E clock.
Figure 3-3. A/D Conversion Sequence
0
32
64
96
128 — E CYCLES
SAMPLE ANALOG INPUT
SUCCESSIVE APPROXIMATION SEQUENCE
MSB
4
CYCLES
BIT 6
2
CYC
BIT 5
2
CYC
BIT 4
2
CYC
BIT 3
2
CYC
BIT 2
2
CYC
BIT 1
2
CYC
LSB
2
CYC
2
CYC
END
REP
EAT
SEQUENCE,
SCAN
=
1
SET
CC
FL
AG
CONVERT FIRST
CHANNEL, UPDATE
ADR1
CONVERT SECOND
CHANNEL, UPDATE
ADR2
CONVERT THIRD
CHANNEL, UPDATE
ADR3
CONVERT FOURTH
CHANNEL, UPDATE
ADR4
12 E CYCLES
WRIT
E
TO
A
DCT
L
E CLOCK
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MC68HC11E1VB2 | 8-BIT, 2 MHz, MICROCONTROLLER, PDIP56 |
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參數(shù)描述 |
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