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參數(shù)資料
| 型號： | MC68HC11E20VFU2 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MNX Series Enclosure; NEMA Type:1, 2, 4, 4X, 6, 12, 13; Enclosure Material:Polycarbonate; External Height:5.1"; External Width:5.1"; External Depth:3" |
| 中文描述： | 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | QFP-64 |
| 文件頁數(shù)： | 112/268頁 |
| 文件大小： | 3696K |
| 代理商： | MC68HC11E20VFU2 |
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Parallel Input/Output (I/O) Ports
Data Sheet
M68HC11E Family — Rev. 5
112
Parallel Input/Output (I/O) Ports
For More Information On This Product,
Go to: www.freescale.com
MOTOROLA
PORTCL is used in the handshake clearing mechanism. When an active edge
occurs on the STRA pin, port C data is latched into the PORTCL register. Reads
of this register return the last value latched into PORTCL and clear STAF flag
(following a read of PIOC with STAF set).
DDRC[7:0] — Port C Data Direction Bits
In handshake output mode, DDRC bits select the 3-stated output option
(DDCx = 1).
0 = Input
1 = Output
6.5 Port D
In all modes, port D bits [5:0] can be used either for general-purpose I/O or with the
serial communications interface (SCI) and serial peripheral interface (SPI)
subsystems. During reset, port D pins PD[5:0] are configured as high-impedance
inputs (DDRD bits cleared).
Address:
$1005
Bit 7
6
5
4
3
2
1
Bit 0
Read:
PCL7
PCL6
PCL5
PCL4
PCL3
PCL2
PCL1
PCL0
Write:
Reset:
Indeterminate after reset
Figure 6-5. Port C Latched Register (PORTCL)
Address:
$1007
Bit 7
6
5
4
3
2
1
Bit 0
Read:
DDRC7
DDRC6
DDRC5
DDRC4
DDRC3
DDRC2
DDRC1
DDRC0
Write:
Reset:
0
0
0
0
0
0
0
0
Figure 6-6. Port C Data Direction Register (DDRC)
Address:
$1008
Bit 7
6
5
4
3
2
1
Bit 0
Read:
0
0
PD5
PD4
PD3
PD2
PD1
PD0
Write:
Reset:
—
—
I
I
I
I
I
I
Alternate Function:
—
—
PD5
SS
PD4
SCK
PD3
MOSI
PD2
MISO
PD1
Tx
PD0
RxD
I = Indeterminate after reset
Figure 6-7. Port D Data Register (PORTD)
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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