
NON-DISCLOSURE
AGREEMENT
REQUIRED
List of Figures
General Release Specification
MC68HC(7)05L5 — Rev. 2.0
14
List of Figures
MOTOROLA
Figure
Title
Page
5-1
Clock State and STOP Recovery/Power-On
Reset Delay Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . .71
5-2
Stop/Wait Flowcharts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72
6-1
Port I/O Circuitry for One Bit. . . . . . . . . . . . . . . . . . . . . . . . .74
6-2
Port A Data Register (PORTA). . . . . . . . . . . . . . . . . . . . . . .76
6-3
Port A Data Direction Register (DDRA) . . . . . . . . . . . . . . . .77
6-4
Port B Data Register (PORTB). . . . . . . . . . . . . . . . . . . . . . .78
6-5
Port C Data Register (PORTC) . . . . . . . . . . . . . . . . . . . . . .81
6-6
Port C Data Direction Register (DDRC) . . . . . . . . . . . . . . . .82
6-7
Port D Data Register (PORTD) . . . . . . . . . . . . . . . . . . . . . .84
6-8
Port E Data Register (PORTE). . . . . . . . . . . . . . . . . . . . . . .85
7-1
Clock Signal Distribution . . . . . . . . . . . . . . . . . . . . . . . . . . .88
7-2
OSC1, OSC2, XOSC1, and XOSC2 Mask Options . . . . . . .90
7-3
Unused XOSC1 Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91
7-4
Timebase Clock Divider . . . . . . . . . . . . . . . . . . . . . . . . . . . .94
7-5
Timebase Control Register 1 (TBCR1) . . . . . . . . . . . . . . . .97
7-6
Timebase Control Register 2 (TBCR2) . . . . . . . . . . . . . . . .98
7-7
Miscellaneous Register (MISC) . . . . . . . . . . . . . . . . . . . . .100
8-1
SSPI Master-Slave Interconnection . . . . . . . . . . . . . . . . . .105
8-2
SSPI Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106
8-3
SSPI Clock-Data Timing Diagram . . . . . . . . . . . . . . . . . . .108
8-4
Serial Peripheral Control Register (SPCR) . . . . . . . . . . . .110
8-5
Serial Peripheral Status Register (SPSR) . . . . . . . . . . . . .112
8-6
Serial Peripheral Data Register (SPDR) . . . . . . . . . . . . . .113
9-1
Timer System Block Diagram . . . . . . . . . . . . . . . . . . . . . . .116
9-2
Timer 1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . .117
9-3
Timer Control Register (TCR) . . . . . . . . . . . . . . . . . . . . . .121
9-4
Timer Status Register (TSR) . . . . . . . . . . . . . . . . . . . . . . .122
9-5
Timer 2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . .124
9-6
Timer 2 Timing Diagram for f(PH2) > f(TIMCLK) . . . . . . . .126
9-7
Timer 2 Timing Diagram for f(PH2) = f(TIMCLK) . . . . . . . .127
9-8
Timer Control Register 2 (TCR2) . . . . . . . . . . . . . . . . . . . .128
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