參數(shù)資料
型號(hào)： MC68F375BGMVR33R
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 45/616頁(yè)
文件大?。?/td> 0K
描述： IC MPU 32BIT 33MHZ 217-PBGA
標(biāo)準(zhǔn)包裝： 500
系列： M683xx
處理器類型： M683xx 32-位
速度： 33MHz
電壓： 5V
安裝類型： 表面貼裝
封裝/外殼： 217-BBGA
供應(yīng)商設(shè)備封裝： 217-PBGA（23x23）
包裝： 帶卷 (TR)
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-57
After the 512-clock cycle assertion of the RESET pin, the processing flow for both
internal and external resets is the same. The SCIM2E reset control logic will release
the RESET pin and read configuration information from BERR, BKPT, and
DATA[15:0]. Refer to 4.7.8 Operating Configuration Out of Reset for more
information.
Ten clock cycles will elapse to allow the pull-up resistor on RESET to pull the pin high.
The reset control logic will then sample the RESET pin. If the pin is high, the reset con-
trol logic will release the external bus interface (EBI) and allow the reset vector to be
fetched. If RESET is still low, 180 clock cycles will elapse, and the reset control logic
will sample the pin again. As above, if RESET is high, processing will resume and the
reset vector will be fetched.
If RESET still has not risen to logic one, the reset control logic will begin the external
reset sequence as described at the beginning of this section. Further reset exception
processing will not proceed until RESET is sampled at logic one after the 10-clock
cycle or 180-clock cycle delays described above. Figure 4-18 depicts the reset
sequence for the SCIM2E.
4.7.6 Power-On Reset
Power-on reset (POR) operation involves special circumstances related to the appli-
cation of system power and, if the PLL is used, clock synthesizer power. VDD ramp
time affects pin state during reset. Slow VDD ramp times can leave MCU pins in an
indeterminate state longer than is desired or is tolerable in some applications.
When the PLL is used to generate the MCU system clock, oscillator start up time also
determines how long MCU pins remain in an indeterminate state. Immediate applica-
tion of VDDSYN/MODCLK power and careful attention to crystal specifications and
oscillator circuit design play an important role in minimizing start up time.
Grounding VDDSYN/MODCLK places the MCU in external clock mode, initially operat-
ing at the frequency input on the EXTAL pin. In this case, any events requiring clock
cycles during POR will occur as quickly as those clock cycles are input on the EXTAL
pin.
Power-on reset activates a circuit in the SCIM2E that asserts the internal and external
RESET lines. As VDD ramps up to the minimum operating voltage, the PLL (if enabled)
begins to generate the system clock and the internal RESET line is negated. This ini-
tializes SCIM2E pins the values shown in Table 4-24.
At this point, POR will proceed no further until the PLL locks at two or 256 times fref in
fast or slow reference modes, respectively. Reset exception processing will then con-
tinue as outlined in 4.7.5 Reset Timing. In external clock mode, the PLL is disabled
which permits normal reset exception processing as soon as the internal RESET line
is negated.
The SCIM2E propagates RESET and the system clock to all other MCU modules.
Once the clock is running and internal RESET is asserted for at least four clock cycles,
these modules reset. VDD and PLL ramp up times determine how long these four clock
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Freescale Semiconductor, Inc.
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PDF描述
AMC50DTES CONN EDGECARD 100POS .100 EYELET
MC68EN360ZP33L IC MPU QUICC 32BIT 33MHZ 357PBGA
HMC50DTEF CONN EDGECARD 100POS .100 EYELET
MC68EN360ZP25LR2 IC MPU QUICC 32BIT 25MHZ 357PBGA
AMC36DTEF CONN EDGECARD 72POS .100 EYELET
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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