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參數(shù)資料
| 型號(hào)： | MB91F133PMT2 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 33 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | PLASTIC, LQFP-144 |
| 文件頁(yè)數(shù)： | 121/123頁(yè) |
| 文件大?。?/td> | 1331K |
| 代理商： | MB91F133PMT2 |
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MB91133/MB91F133
97
(6) Normal Bus Access Read/Write Operation
(MASK Model VCC5
= AVCC = DAVC = 5.0 V ± 10%, VCC3 = 2.7 V to 3.6 V, VSS = AVSS = 0 V, TA = 40 °C to +70 °C)
(FLASH Model VCC5
= AVCC = DAVC = 5.0 V ± 10%, VCC3 = 3.0 V to 3.6 V, VSS = AVSS = 0 V, TA = 40 °C to +70 °C)
*1 : Time (tCYC
× number of cycles extended) needs to be added to this standard if the bus is extended by automatic
waiting insertion and RDY input.
*2 : Values of this standard are in case of gear cycle
× 1.
If the gear cycle is set to 1/2, 1/4 or 1/8, calculation should be made using the following formula and replacing
n with 1/2, 1/4 or 1/8.
Calculation formula : (2 n / 2) × tCYC 25
Parameter
Sym-
bol
Pin name
Conditions
Value
Unit
Remarks
Min.
Max.
Address delay time
tCHAV
CLK
A23 to A00
15
ns
Data delay time
tCHDV
CLK
D31 to D16
15
ns
RD delay time
tCLRL
CLK
RD
10
ns
RD delay time
tCLRH
10
ns
WR0 to 1 delay time
tCLWL
CLK
WR0 to 1
10
ns
WR0 to 1 delay time
tCLWH
10
ns
Valid address
/ valid data input time tAVDV
A23 to A00
D31 to D16
3
/ 2 ×
tCYC
25
ns
*1, *2
RD
↓ → valid data input time
tRLDV
RD
D31 to D16
tCYC
15
ns
*1
Data setup
→ RD ↑ time
tDSRH
15
ns
RD
↑ → Data holding time
tRHDX
0
ns
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