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參數(shù)資料
| 型號： | MB91121PFV |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 50 MHz, RISC MICROCONTROLLER, PQFP120 |
| 封裝： | PLASTIC, LQFP-120 |
| 文件頁數(shù)： | 63/100頁 |
| 文件大小： | 2316K |
| 代理商： | MB91121PFV |
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MB91121 Series
DS07-16303-4E
65
(2) Clock Timing Rating
*1 : Frequency shift ratio stands for deviation ratio of the operating clock from the center frequency in the clock
multiplication system.
*2 : These values are for a minimum clock of 10 MHz input to X0, a divide-by-2 system of the source oscillation and
a 1/8 gear.
*3 : Values when using the doublure and CPU operation at 50 MHz.
(VCC
= 3.0 V to 3.6 V, VSS = AVSS = 0 .0V, TA = 0 °C to + 70 °C)
Parameter
Symbol Pin name Condition
Value
Unit
Remarks
Min.
Max.
Clock frequency (1)
FC
X0, X1
10
12.5
MHz
When using PLL
Clock cycle time
tC
X0, X1
80
100
ns
Frequency shift ratio*1
(when locked)
f
5
%
Clock frequency (2)
FC
X0, X1
10
25
MHz
Self-oscillation
(divide-by-2 input)
Clock frequency (3)
FC
X0, X1
10
25
MHz
External clock
(divide-by-2 input)
Clock cycle time
tC
X0, X1
40
100
ns
Input clock pulse width
PWH, PWL
X0, X1
25
ns
Input to X0 only
10
ns
Input to X0, X1
Input clock rising/falling time
tCR, tCF
X0, X1
8ns
(tCR
+ tCF)
Internal operating clock
frequency
fCP
0.625*2
50
MHz
CPU system
fCPB
0.625*2
25*3
MHz
Bus system
fCPP
0.625*2
25
MHz
Peripheral system
Internal operating clock
cycle time
tCP
20
1600*2
ns
CPU system
tCPB
40*3
1600*2
ns
Bus system
tCPP
40
1600*2
ns
Peripheral system
f =
× 100 (%)
|
α |
f0
f0
+α
α
+
Center frequency
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