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參數(shù)資料
| 型號： | MB90F804-201PF-G |
| 廠商： | FUJITSU LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-bit Proprietary Microcontroller CMOS |
| 中文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 20 X 14 MM, 3.35 MM HEIGHT, 0.65 MM PITCH, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 53/88頁 |
| 文件大?。?/td> | 385K |
| 代理商： | MB90F804-201PF-G |
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MB90800 Series
53
12. Watchdog timer
The watchdog timer is a 2-bit counter operating with an output of the timebase timer or watch timer and resets
the CPU when the counter is not cleared for a preset period of time.
(1) Register list
(2) Block diagram
Watchdog timer control register (WDTC)
0000A8
H
Initial Value
(
)
( X )
( R )
( X )
( R )
( X )
( R )
( X )
( W )
( 1 )
( W )
( 1 )
( W )
( 1 )
7
6
5
4
3
2
1
0
( R )
( X )
PONR
WRST
ERST
SRST
WTE
WT1
WT0
PONR
WRST ERST SRST WTE
WT1
WT0
×
2
1
×
2
2
×
2
8
×
2
9
×
2
10
×
2
11
×
2
12
×
2
13
×
2
14
×
2
15
×
2
16
×
2
17
×
2
18
×
2
1
SCLK
CLR
CLR
×
2
2
×
2
8
×
2
9
×
2
10
×
2
11
×
2
12
×
2
13
×
2
14
×
2
15
×
2
16
×
2
17
×
2
18
2
4
4
Watchdog timer control register (WDTC)
Watchdog timer
Watch mode start
Timebase timer mode start
Sleep mode start
Hold status start
Counter
clear control
circuit
Count
clock
selector
2-bit
counter
Watchdog reset
generation
circuit
Clear
Internal
reset
generation
circuit
CLR and start-up
Time base counter
Dividing HCLK by 2
HCLK: Oscillation clock
SCLK: Sub clock
WDCS bit of watch timer
control register (WTO)
SCM bit of clock selection
register (CKSCR)
Stop mode start
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MB90F867ASPFR-GE1 | 制造商:FUJITSU 功能描述: |
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