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參數(shù)資料
| 型號(hào)： | MB90F574APMC1 |
| 廠商： | FUJITSU LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 16 MHz, MICROCONTROLLER, PQFP120 |
| 封裝： | 14 X 14 MM, 1.70 MM HEIGHT, 0.40 MM PITCH, PLASTIC, LQFP-120 |
| 文件頁數(shù)： | 119/120頁 |
| 文件大?。?/td> | 2711K |
| 代理商： | MB90F574APMC1 |
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MB90570A/570C Series
98
DS07-13701-9E
(14) I2C Timing
(AVCC = VCC = 2.7 V to 5.5 V, AVSS = VSS = 0.0 V, TA = –40
°C to +85°C)
Notes :
“m” and “n” in the above table represent the values of shift clock frequency setting bits (CS4-CS0) in
the clock control register “ICCR”. For details, refer to the register description in the hardware manual.
tDOSUO represents the minimum value when the interrupt period is equal to or greater than the SCL “L” width.
The SDA and SCL output values indicate that rise time is 0 ns.
For tCP (internal operating clock cycle time), refer to “(3) Clock Timings.”
Parameter
Symbol
Pin name
Condition
Value
Unit
Remarks
Min
Max
Internal clock cycle time
tCP
—
62.5
666
ns
All products
Start condition output
tSTAO
SDA,SCL
tCP
×m×n/2-20 tCP×m×n/2+20
ns
Only as master
Stop condition output
tSTOO
tCP(m
×n/
2+4)-20
tCP(m
×n/
2+4)+20
ns
Start condition detection
tSTAI
3tCP+40
—
ns
Only as slave
Stop condition detection
tSTOI
3tCP+40
—
ns
SCL output “L” width
tLOWO
SCL
tCP
×m×n/2-20 tCP×m×n/2+20
ns
Only as master
SCL output “H” width
tHIGHO
tCP(m
×n/
2+4)-20
tCP(m
×n/
2+4)+20
ns
SDA output delay time
tDOO
SDA,SCL
2tCP-20
2tCP+20
ns
Setup after SDA output
interrupt period
tDOSUO
4tCP-20
—
ns
SCL input “L” width
tLOWI
SCL
3tCP+40
—
ns
SCL input “H” width
tHIGHI
tCP+40
—
ns
SDA input setup time
tSUI
SDA,SCL
40
—
ns
SDA input hold time
tHOI
0—
ns
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