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參數(shù)資料
| 型號(hào)： | MB814260-60 |
| 廠商： | Fujitsu Limited |
| 英文描述： | CMOS 256K ×16 BIT FAST PAGE MODE DYNAMIC RAM(CMOS 256K ×16 位快速頁(yè)面存取模式動(dòng)態(tài)RAM) |
| 中文描述： | 的CMOS 256K × 16位快速頁(yè)面模式的動(dòng)態(tài)隨機(jī)存儲(chǔ)器（的CMOS 256K × 16位快速頁(yè)面存取模式動(dòng)態(tài)內(nèi)存） |
| 文件頁(yè)數(shù)： | 12/26頁(yè) |
| 文件大小： | 517K |
| 代理商： | MB814260-60 |
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12
MB814260-60/MB814260-70
t
CAH
Fig. 5 – READ CYCLE
DESCRIPTION
To implement a read operation, a valid address is latched in by the RAS and LCAS or UCAS address strobes and with WE set to
a High level and OE set to a low level, the output is valid once the memory access time has elapsed. LCAS controls the input/
output data on DQ
1
-DQ
8
pins, UCAS controls one on DQ
8
-DQ
16
pins. The access time is determined by RAS(t
RAC
), LCAS/UCAS
(t
CAC
), OE (t
OEA
) or column addresses (t
AA
) under the following conditions:
If t
RCD
> t
RCD
(max.), access time = t
CAC
.
If t
RAD
> t
RAD
(max.), access time = t
AA
.
If OE is brought Low after t
RAC
, t
CAC
, or t
AA
(whichever occurs later), access time = t
OEA
.
However, if either LCAS/UCAS or OE goes High, the output returns to a high-impedance state after t
OH
is satisfied.
“H” or
ROW ADD
VALID
DATA
HIGH-Z
t
DZC
HIGH-Z
COLUMN ADD
t
CRP
t
RC
t
RAS
t
RP
t
RCD
t
CSH
t
RSH
t
CAS
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
WE
DQ
(Output)
A
0
to A
8
V
IH
V
IL
DQ
(Input)
V
IH
V
IL
OE
t
CDD
t
ASR
t
RAH
t
ASC
t
RAD
t
RAL
t
CAL
t
OEL
t
RCH
t
RRH
t
RCS
t
OH
t
OFF
t
AA
t
CAC
t
RAC
t
AR
t
DZO
t
ON
t
OED
t
OH
t
ON
t
OEZ
t
OEA
LCAS
or
UCAS
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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