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參數(shù)資料
| 型號： | MB8117800A-60 |
| 廠商： | Fujitsu Limited |
| 英文描述： | CMOS 2 M ×8BIT Fast Page Mode DRAM(CMOS 2 M ×8 位快速頁面存取模式動態(tài)RAM) |
| 中文描述： | 的CMOS 2米× 8位快速頁面模式的DRAM的CMOS（2米× 8位快速頁面存取模式動態(tài)內(nèi)存） |
| 文件頁數(shù)： | 13/25頁 |
| 文件大?。?/td> | 474K |
| 代理商： | MB8117800A-60 |
13
MB8117800A-60/MB8117800A-70
A
0
to A
10
CAS
V
IH
V
IL
V
IH
V
IL
WE
V
OH
V
OL
RAS
V
IH
V
IL
V
IH
V
IL
DQ
(Output)
V
IH
V
IL
DQ
(Input)
“H” or “L”
DESCRIPTION
In the delayed write cycle, t
WCS
is not satisfied; thus, the data on the DQ pins is latched with the falling edge of WE and written into
memory. The Output Enable (OE) signal must be changed from Low to High before WE goes Low (t
OED
+ t
DS
).
Fig. 7 – DELAYED WRITE CYCLE
VALID
DATA IN
Invalid Data
HIGH-Z
HIGH-Z
HIGH-Z
COL
ADD
COL
ADD
V
IH
V
IL
OE
t
RC
t
RAS
t
AR
t
CSH
t
CAS
t
RSH
t
RP
t
RCD
t
CRP
t
ASR
t
RAH
t
ASC
t
CAH
t
RCS
t
WCH
t
CWL
t
RWL
t
WP
t
DS
t
DH
t
DZC
t
ON
t
OED
t
DZO
t
ON
t
OEZ
t
OEH
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB8117805A-60 | CMOS 2M ×8 BIT Hyper Page Mode Dynamic RAM(CMOS 2M ×8 位超級頁面存取模式動態(tài)RAM) |
| MB8117805A-70 | CMOS 2M ×8 BIT Hyper Page Mode Dynamic RAM(CMOS 2M ×8 位超級頁面存取模式動態(tài)RAM) |
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| MB8118160A-60 | CMOS 1M×16 BIT Fast Page Mode Dynamic RAM(CMOS 1M×16 位快速頁面存取模式動態(tài)RAM) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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