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參數(shù)資料
| 型號： | MB8116400B-50 |
| 廠商： | Fujitsu Limited |
| 英文描述： | 4 M ×4 BITS Fast Page Mode Dynamic RAM(CMOS 4 M ×4 位快速頁面存取模式RAM) |
| 中文描述： | 4米× 4位快速頁面模式動態(tài)RAM（的CMOS 4米× 4位快速頁面存取模式的RAM） |
| 文件頁數(shù)： | 22/27頁 |
| 文件大?。?/td> | 517K |
| 代理商： | MB8116400B-50 |
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22
MB8116400B-50/-60
COLUMN
ADDRESS
ROW
ADDRESS
VALID DATA OUT
HIGH-Z
HIGH-Z
Fig. 15 – HIDDEN REFRESH CYCLE
DESCRIPTION
A hidden refresh cycle may be performed while maintaining the latest valid data at the output by extending the active time of CAS and
cycling RAS. The refresh row address is provided by the on-chip refresh address counter. This eliminates the need for the external
row address that is required by DRAMs that do not have CAS-before-RAS refresh capability.
t
RC
t
RAS
t
RAS
t
RC
t
RP
t
OEL
t
RCD
t
RSH
t
RAD
t
CHR
t
RP
t
CRP
t
RAH
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ASR
t
ASC
t
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RAC
t
CAC
t
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t
CDD
t
WHR
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OFF
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OEA
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t
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t
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t
AR
V
IH
V
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IL
V
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V
IL
V
IH
V
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V
IH
V
IL
V
IH
V
IL
RAS
A
0
to A
11
WE
DQ
(Input)
OE
V
OH
V
OL
DQ
(Output)
CAS
t
WER
“H” or “L” level (excluding Address and DQ)
“H” or “
L
”
level,
“H”
→
“
L
” or “L”
→
“
H
” transition (Address and DQ)
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PDF描述 |
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