參數(shù)資料
型號(hào)： M83
廠商： Mitsubishi Electric Corporation
英文描述： SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
中文描述： 單片16位CMOS微機(jī)
文件頁數(shù)： 128/441頁
文件大?。?/td> 5170K
代理商： M83
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DMAC II
deveopmen
Rev.B2 for proof reading
Mitsubishi Microcomputers
M32C/83 group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
128
A=0
B=1
C=0
D=0
E=0
First DMAC II transfer
Second DMAC II transfer t=6+27X1+4X0=33 cycle
t=6+27X1+4X1=37 cycle
Transfer counter = 2
Down count of transfer counter
Transfer counter = 1
Transfer counter = 1
Application
program
DMAC II transfer
(First time)
DMAC II transfer
(Second time)
8
cycles
End of transfer interrupt program
DMAC II transfer request
Down count of transfer counter
Transfer counter = 0
33
cycles
37
cycles
DMAC II transfer request
When using an end-of-transfer interrupt (transfer counter = 2) after performing a memory to memory
single transfer twice from a variable source address to a fixed destination address, with the chained
transfer function unselected
Application
program
Execution time
The number of DMAC II execution cycles is calculated by the equation below.
For other than multiple transfers, t = 6 + (26 + A + B + C + D) X m + (4 + E) X n (cycles)
For multiple transfers, t = 21 + (11 + B + C) X k (cycles)
where
A: If the source of transfer is immediate data, A = 0; if it is memory, A =
–
1
B: If the source address of transfer is a variable address, B = 0; if it is a fixed address, B = 1
C: If the destination address of transfer is a variable address, C = 0; if it is a fixed address, C = 1
D: If the arithmetic function is not selected, D = 0; if the arithmetic function is selected and the source of
transfer is immediate data or fixed address memory, D = 7; if the arithmetic function is selected and the
source of transfer is variable address memory, D = 8
E: If the chained transfer function is not selected, E = 0; if the chained transfer function is selected, E = 4
m: For single transfer, m = 1; for burst transfer, m = the value set by the transfer counter
n: If the transfer count is one, n = 0; if the transfer count is two or greater, n = 1
k: Number of transfers set by transfer mode bits 4
–
7
The above equation applies only when all of the following conditions are met, however.
No bus wait states are inserted.
The DMAC II Index is set to an even address.
During word transfer, the transfer source address, transfer destination address, and operation address
all are set to an even address.
Note that the first instruction in end-of-transfer interrupt processing is executed 7 cycles after DMAC II
transfers are completed.
Figure 1.12.4. Transfer Time
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PDF描述
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