參數(shù)資料
型號: M38C37ECMFP
元件分類: 微控制器/微處理器
英文描述: 8-BIT, OTPROM, 4 MHz, MICROCONTROLLER, PQFP80
封裝: 14 X 20 MM, 0.80 MM PITCH, PLASTIC, QFP-80
文件頁數(shù): 15/221頁
文件大?。?/td> 1919K
代理商: M38C37ECMFP
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DRAM Controller
7-1
Chapter 7
DRAM Controller
This chapter describes the DRAM controller for the MC68VZ328. The operation of the DRAM controller
is closely linked to the chip-select logic. Please refer to Chapter 6, “Chip-Select Logic,” for more details.
7.1 Introduction to the DRAM Controller
The DRAM controller provides a glueless interface for either 8-bit or 16-bit DRAM. It supports EDO
RAM, Fast Page Mode, and synchronous DRAM. The DRAM controller provides Row Address Strobe
(RAS) and Column Address Strobe (CAS) signals for up to a maximum of two banks of DRAM. In
addition to controlling DRAM, the DRAM controller provides support for LCD controller burst accesses.
The DRAM controller has the following features:
68000 CPU zero wait-state operation support
CAS-before-RAS refresh cycles and self-refresh mode DRAM support
8- and 16-bit port DRAM support
Fast Page Mode and EDO RAM modes or synchronous burst for LCD DMA access cycles
Programmable refresh rate
Support for a maximum of two banks of DRAM
Programmable row and column address size with symmetrical or asymmetrical addressing
Support for up to 16 Mbyte
× 16 or 32 Mbyte × 8 DRAM or SDRAM
A block diagram of the DRAM controller appears in Figure 7-1 on page 7-2.
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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