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參數(shù)資料
| 型號： | M38503G4A-XXXFP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 6.25 MHz, MICROCONTROLLER, PDSO42 |
| 封裝： | 8.40 X 17.5 MM, 0.80 MM PITCH, PLASTIC, SSOP-42 |
| 文件頁數(shù)： | 42/59頁 |
| 文件大?。?/td> | 885K |
| 代理商： | M38503G4A-XXXFP |
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Rev.2.13
Apr 17, 2009
Page 47 of 56
REJ03B0125-0213
3850 Group (Spec.A QzROM version)
Timing Requirements
NOTES:
1. When f(XIN) = 8 MHz and bit 6 of address 001A16 is “1” (clock synchronous).
Divide this value by four when f(XIN) = 8 MHz and bit 6 of address 001A16 is “0” (UART).
NOTES:
1. When f(XIN) = 4 MHz and bit 6 of address 001A16 is “1” (clock synchronous).
Divide this value by four when f(XIN) = 4 MHz and bit 6 of address 001A16 is “0” (UART).
Table 16
Timing requirements (1) (VCC = 4.0 to 5.5 V, VSS = 0 V, Ta =
20 to 85 °C, unless otherwise noted)
Symbol
Parameter
Limits
Unit
Min.
Typ.
Max.
tW(RESET)
Reset input “L” pulse width
20
XIN cycle
tC(XIN)
External clock input cycle time
80
ns
tWH(XIN)
External clock input “H” pulse width
32
ns
tWL(XIN)
External clock input “L” pulse width
32
ns
tC(CNTR)
CNTR0, CNTR1 input cycle time
200
ns
tWH(CNTR)
CNTR0, CNTR1 input “H” pulse width
80
ns
tWL(CNTR)
CNTR0, CNTR1 input “L” pulse width
80
ns
tWH(INT)
INT0 to INT3 input “H” pulse width
80
ns
tWL(INT)
INT0 to INT3 input “L” pulse width
80
ns
tC(SCLK1)
Serial I/O1 clock input cycle time(1)
800
ns
tWH(SCLK1)
Serial I/O1 clock input “H” pulse width(1)
370
ns
tWL(SCLK1)
Serial I/O1 clock input “L” pulse width(1)
370
ns
tsu(RxD-SCLK1)
Serial I/O1 input setup time
220
ns
th(SCLK1-RxD)
Serial I/O1 input hold time
100
ns
tC(SCLK2)
Serial I/O2 clock input cycle time
1000
ns
tWH(SCLK2)
Serial I/O2 clock input “H” pulse width
400
ns
tWL(SCLK2)
Serial I/O2 clock input “L” pulse width
400
ns
tsu(SIN2-SCLK2)
Serial I/O2 clock input setup time
200
ns
th(SCLK2-SIN2)
Serial I/O2 clock input hold time
200
ns
Table 17
Timing requirements (2) (VCC = 2.7 to 5.5 V, VSS = 0 V, Ta =
20 to 85 °C, unless otherwise noted)
Symbol
Parameter
Limits
Unit
Min.
Typ.
Max.
tW(RESET)
Reset input “L” pulse width
20
XIN cycle
tC(XIN)
External clock input cycle time
166
ns
tWH(XIN)
External clock input “H” pulse width
66
ns
tWL(XIN)
External clock input “L” pulse width
66
ns
tC(CNTR)
CNTR0, CNTR1 input cycle time
500
ns
tWH(CNTR)
CNTR0, CNTR1 input “H” pulse width
230
ns
tWL(CNTR)
CNTR0, CNTR1 input “L” pulse width
230
ns
tWH(INT)
INT0 to INT3 input “H” pulse width
230
ns
tWL(INT)
INT0 to INT3 input “L” pulse width
230
ns
tC(SCLK1)
Serial I/O1 clock input cycle time(1)
2000
ns
tWH(SCLK1)
Serial I/O1 clock input “H” pulse width(1)
950
ns
tWL(SCLK1)
Serial I/O1 clock input “L” pulse width(1)
950
ns
tsu(RxD-SCLK1)
Serial I/O1 input setup time
400
ns
th(SCLK1-RxD)
Serial I/O1 input hold time
200
ns
tC(SCLK2)
Serial I/O2 clock input cycle time
2000
ns
tWH(SCLK2)
Serial I/O2 clock input “H” pulse width
950
ns
tWL(SCLK2)
Serial I/O2 clock input “L” pulse width
950
ns
tsu(SIN2-SCLK2)
Serial I/O2 clock input setup time
400
ns
th(SCLK2-SIN2)
Serial I/O2 clock input hold time
300
ns
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