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      參數(shù)資料
      型號: LPC47N227MN
      英文描述: Peripheral IC
      中文描述: 外圍芯片
      文件頁數(shù): 67/228頁
      文件大?。?/td> 1269K
      代理商: LPC47N227MN
      第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁當(dāng)前第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁
      SMSC DS – LPC47M192
      Page 67
      Rev. 03/30/05
      DATASHEET
      Information indicating that a prioritized interrupt is pending and the source of that interrupt is stored in the Interrupt
      Identification Register (refer to Interrupt Control Table). When the CPU accesses the IIR, the Serial Port freezes all
      interrupts and indicates the highest priority pending interrupt to the CPU. During this CPU access, even if the Serial
      Port records new interrupts, the current indication does not change until access is completed. The contents of the IIR
      are described below.
      Bit 0
      This bit can be used in either a hardwired prioritized or polled environment to indicate whether an interrupt is pending.
      When bit 0 is a logic “0”, an interrupt is pending and the contents of the IIR may be used as a pointer to the
      appropriate internal service routine. When bit 0 is a logic “1”, no interrupt is pending.
      Bits 1 and 2
      These two bits of the IIR are used to identify the highest priority interrupt pending as indicated by the Interrupt Control
      Table.
      Bit 3
      In non-FIFO mode, this bit is a logic “0”. In FIFO mode this bit is set along with bit 2 when a timeout interrupt is
      pending.
      Bits 4 and 5
      These bits of the IIR are always logic “0”.
      Bits 6 and 7
      These two bits are set when the FIFO CONTROL Register bit 0 equals 1.
      Bit 7
      0
      0
      1
      1
      Bit 6
      0
      1
      0
      1
      RCVR FIFO
      Trigger Level (BYTES)
      1
      4
      8
      14
      Table 29 – Interrupt Control Table
      FIFO
      MODE
      ONLY
      INTERRUPT
      IDENTIFICATION
      REGISTER
      INTERRUPT SET AND RESET FUNCTIONS
      BIT 3
      BIT 2
      BIT 1
      BIT 0
      PRIORIT
      Y LEVEL
      INTERRUPT
      TYPE
      INTERRUPT
      SOURCE
      INTERRUPT
      RESET
      CONTROL
      -
      0
      0
      0
      1
      -
      None
      None
      0
      1
      1
      0
      Highest
      Receiver Line
      Status
      Overrun Error,
      Parity Error,
      Framing Error or
      Break Interrupt
      Reading the Line
      Status Register
      0
      1
      0
      0
      Second
      Received Data
      Available
      Receiver Data
      Available
      Read Receiver
      Buffer or the FIFO
      drops below the
      trigger level.
      1
      1
      0
      0
      Second
      Character
      Timeout
      Indication
      No Characters
      Have Been
      Removed From or
      Input to the
      RCVR FIFO
      during the last 4
      Char times and
      there is at least 1
      char in it during
      this time
      Reading the
      Receiver Buffer
      Register
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