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參數(shù)資料
| 型號： | LMX1600SLB |
| 廠商： | NATIONAL SEMICONDUCTOR CORP |
| 元件分類： | XO, clock |
| 英文描述： | PLLatinum⑩ Low Cost Dual Frequency Synthesizer |
| 中文描述： | PLL FREQUENCY SYNTHESIZER, 2000 MHz, QCC16 |
| 封裝： | CSP-16 |
| 文件頁數(shù)： | 11/14頁 |
| 文件大?。?/td> | 196K |
| 代理商： | LMX1600SLB |
2.0
Programming Description
(Continued)
2.5.1
The Lock Detect Digital Filter compares the difference between the phase of the inputs of the phase detector to a RC generated
delay of approximately 15 ns. To enter the locked state (Lock = HIGH) the phase error must be less than the 15 ns RC delay for
4 consecutive reference cycles. Once in lock (Lock = HIGH), the RC delay is changed to approximately 30 ns. To exit the locked
state (Lock = LOW), the phase error must become greater than the 30 ns RC delay. When the PLL is in the powerdown mode,
Lock is forced LOW. A flow chart of the digital filter is shown below.
Lock Detect Digital Filter
2.5.2
Typical Lock Detect Timing (AUX_PD_POL/MAIN_PD_POL = 1)
DS100129-16
DS100129-17
11
www.national.com
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PDF描述 |
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