參數(shù)資料
型號： LFXP3C-5T144C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 343/397頁
文件大小： 0K
描述： IC FPGA 3.1KLUTS 100I/O 144-TQFP
標(biāo)準(zhǔn)包裝： 60
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計： 55296
輸入/輸出數(shù)： 100
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
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Table of Contents
Lattice Semiconductor
LatticeXP Family Handbook
4
Memory Usage Guide for LatticeECP/EC and LatticeXP Devices
Introduction ........................................................................................................................................................ 9-1
Memories in LatticeECP/EC and LatticeXP Devices ......................................................................................... 9-1
Utilizing IPexpress.............................................................................................................................................. 9-3
IPexpress Flow.......................................................................................................................................... 9-3
Memory Modules................................................................................................................................................ 9-7
Single Port RAM (RAM_DQ) – EBR Based .............................................................................................. 9-7
True Dual Port RAM (RAM_DP_TRUE) – EBR Based ........................................................................... 9-13
Pseudo Dual Port RAM (RAM_DP) – EBR-Based.................................................................................. 9-22
Read Only Memory (ROM) – EBR Based............................................................................................... 9-25
First In First Out (FIFO, FIFO_DC) – EBR Based................................................................................... 9-28
Distributed Single Port RAM (Distributed_SPRAM) – PFU Based.......................................................... 9-44
Distributed Dual Port RAM (Distributed_DPRAM) – PFU Based ............................................................ 9-46
Distributed ROM (Distributed_ROM) – PFU Based ................................................................................ 9-49
Initializing Memory ........................................................................................................................................... 9-51
Initialization File Format .......................................................................................................................... 9-51
Technical Support Assistance.......................................................................................................................... 9-53
Revision History ............................................................................................................................................... 9-53
Appendix A. Attribute Definitions...................................................................................................................... 9-54
DATA_WIDTH......................................................................................................................................... 9-54
REGMODE.............................................................................................................................................. 9-54
RESETMODE ......................................................................................................................................... 9-54
CSDECODE............................................................................................................................................ 9-54
WRITEMODE.......................................................................................................................................... 9-54
GSR ........................................................................................................................................................ 9-54
LatticeECP/EC and LatticeXP DDR Usage Guide
Introduction ...................................................................................................................................................... 10-1
DDR SDRAM Interfaces Overview................................................................................................................... 10-1
Implementing DDR Memory Interfaces with the LatticeECP/EC Devices ........................................................ 10-2
DQS Grouping......................................................................................................................................... 10-2
DDR Software Primitives......................................................................................................................... 10-5
Memory Read Implementation ................................................................................................................ 10-9
Data Read Critical Path......................................................................................................................... 10-12
DQS Postamble .................................................................................................................................... 10-13
Memory Write Implementation .............................................................................................................. 10-14
Design Rules/Guidelines....................................................................................................................... 10-16
QDR II Interface .................................................................................................................................... 10-17
FCRAM (Fast Cycle Random Access Memory) Interface..................................................................... 10-17
Generic High Speed DDR Implementation .................................................................................................... 10-17
Board Design Guidelines ............................................................................................................................... 10-17
References..................................................................................................................................................... 10-18
Technical Support Assistance........................................................................................................................ 10-18
Revision History ............................................................................................................................................. 10-18
Appendix A. Using IPexpress to Generate DDR Modules.......................................................................... 10-19
DDR Generic......................................................................................................................................... 10-19
DDR Memory Interface ......................................................................................................................... 10-20
Appendix B. Verilog Example for DDR Input and Output Modules ................................................................ 10-21
Appendix C. VHDL Example for DDR Input and Output Modules.................................................................. 10-24
Appendix D. Generic (Non-Memory) High-Speed DDR Interface .................................................................. 10-29
VHDL Implementation ........................................................................................................................... 10-29
Verilog Example .................................................................................................................................... 10-31
Preference File...................................................................................................................................... 10-32
Appendix E. List of Compatible DDR SDRAM ............................................................................................... 10-33
Appendix F. DDR400 Interface using the LatticeEC Evaluation Board.......................................................... 10-36
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PDF描述
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參數(shù)描述
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LFXP3C-5TN144C 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTS 100 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3E-3Q208C 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 136 IO 1.2 V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3E-3Q208I 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 136 IO 1.2 V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3E-3QN208C 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 136 IO 1.2 V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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