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參數(shù)資料
| 型號(hào)： | LFX125C-3F900I |
| 廠商： | Lattice Semiconductor Corporation |
| 英文描述： | The ispXPGA architecture |
| 中文描述： | 在ispXPGA架構(gòu) |
| 文件頁數(shù)： | 26/89頁 |
| 文件大小： | 941K |
| 代理商： | LFX125C-3F900I |
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Lattice Semiconductor
ispXPGA Family Data Sheet
26
Figure 22. LVPECL Driver with Three Resistor Pack
ispXPGA External Switching Characteristics
Over Recommended Operating Conditions
Parameter
Description
Conditions
-4
-3
Units
Min.
Max.
Min.
Max.
t
CO
t
S
t
H
t
SINDLY
t
HINDLY
t
COPLL
Global Clock Input to Output PIO Output Register
—
7.1
—
8.2
ns
Global Clock Input Setup
PIO Input Register without input delay
-2.7
—
-2.3
—
ns
Global Clock Input Hold
PIO Input Register without input delay
4.6
—
5.3
—
ns
Global Clock Input Setup
PIO Input Register with input delay
3.8
—
4.4
—
ns
Global Clock Input Hold
PIO Input Register with input delay
0.0
—
0.0
—
Global Clock Input to Output PIO Output Register using PLL without delay
—
3.3
—
3.8
ns
t
SPLL
Global Clock Input Setup
PIO Input Register without input delay using
PLL without delay
1.1
—
1.3
—
ns
t
HPLL
Global Clock Input Hold
PIO Input Register without input delay using
PLL without delay
0.8
—
1.0
—
ns
t
SINDLYPLL
Global Clock Input Setup
PIO Input Register with input delay using PLL
without delay
7.6
—
8.8
—
ns
t
HINDLYPLL
Global Clock Input Hold
PIO Input Register with input delay using PLL
without delay
-4.6
—
-4.0
—
ns
Zo
Zo
Rs
R
D
A
Rs
to LVPECL
differential
receiver
1/4 of Bourns P/N
CAT 16-PC4F12
ispXPGA
LVPECL Buffer
R
T
=
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PDF描述 |
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