參數(shù)資料
型號： LFX1200B-04F900C
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
英文描述： The ispXPGA architecture
中文描述： FPGA, 3844 CLBS, 1250000 GATES, PBGA900
封裝： FPBGA-900
文件頁數(shù)： 34/89頁
文件大小： 941K
代理商： LFX1200B-04F900C
Lattice Semiconductor
ispXPGA Family Data Sheet
34
DESERIALIZER Timing
1
Lock-in Timing
Symbol
Description
Mode
Conditions
Min.
Max.
Units
f
DSIN
SIN Frequency Deviation from REFCLK
8B10B/
10B12B
-100
+100
ppm
eo
SIN
SIN Eye Opening Tolerance
All CDR
0.4
—
UIPP
SS (Note 1)
0.65
—
10
-12
UIPP
ber
Bit Error Rate
All
—
Bits
t
SKRX
t
CKISIN
t
HSIOUTVALIDPRE
Skew Margin Between SIN and SS_CLKIN
SS
Note 2
—
0.125
UIPP
SS_CLKIN to bit0 of SIN
SS
Note 2
2Bt - t
SKRX
2Bt + t
SKRX
ns
RXD, LOSS, CDRLOCK, SYDT Valid Time
Before RECCLK Falling Edge
All
Note 3
t
RCP
/ 2-0.7
—
ns
t
HSIOUTVALIDPOST
RXD, LOSS, CDRLOCK, SYDT Valid Time
After RECCLK Falling Edge
All
Note 3
t
RCP
/ 2-0.7
—
ns
t
DSIN
Bit 0 of SIN Delay to RXD Valid at RECCLK
Falling edge
All CDR
1.5t
RCP
+
4.5Bt + 2
1.5t
RCP
+
4.5Bt + 10
ns
SS
Note 2
1.5t
RCP
+
1.5Bt + 3
1.5t
RCP
+
1.5Bt + 15
ns
1. ispXPGA only. RX_SS mode only. This limit is increased if EO is increased.
2. SS Normal Receive Mode (no de-skew option).
3. Internal timing for reference only.
TRAINING SEQUENCE
SS MODE DATA TRANSFER
SIN
CAL
CDRLOCK
SYDT
RXD(0:7)
CDRX_SS LOCK-IN (DE-SKEW) TIMING
DATA (SERIAL)
MIN. 1200 SYNCPAT
MIN. 1100 LS CYCLE
SYNCPAT
DATA (PARALLEL)
t
SUSYNC
t
HDSYNC
t
CDRLOCK
SIN
CDRLOCK
SYDT
RXD(0:9)
CDR_10B12B LOCK-IN TIMING
DATA (SERIAL)
1024 SYNCPAT
SYNCPAT
DATA (PARALLEL)
t
CDRLOCK
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PDF描述
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LFX500B-4F900C The ispXPGA architecture
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