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參數(shù)資料
| 型號： | LFECP15E-5F484C |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 英文描述： | 12-Bit 66 kSPS ADC Ser. Out, Pgrmable MSB/LSB First, Pgrmable Power Down/Output Data Length, 11 Ch. 20-PLCC |
| 中文描述： | FPGA, 1920 CLBS, 15400 GATES, 420 MHz, PBGA484 |
| 封裝： | 23 X 23 MM, FPBGA-484 |
| 文件頁數(shù)： | 27/117頁 |
| 文件大?。?/td> | 557K |
| 代理商： | LFECP15E-5F484C |
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2-24
Architecture
Lattice Semiconductor
LatticeECP/EC Family Data Sheet
Figure 2-26. Input Register DDR Waveforms
Figure 2-27. INDDRXB Primitive
Output Register Block
The output register block provides the ability to register signals from the core of the device before they are passed
to the sysIO buffers. The block contains a register for SDR operation that is combined with an additional latch for
DDR operation. Figure 2-28 shows the diagram of the Output Register Block.
In SDR mode, ONEG0 feeds one of the
fl
ip-
fl
ops that then feeds the output. The
fl
ip-
fl
op can be con
fi
gured a D-
type or latch. In DDR mode, ONEG0 is fed into one register on the positive edge of the clock and OPOS0 is
latched. A multiplexer running off the same clock selects the correct register for feeding to the output (D0).
Figure 2-29 shows the design tool DDR primitives. The SDR output register has reset and clock enable available.
The additional register for DDR operation does not have reset or clock enable available.
A
B
C
D
E
F
B
D
DI
(In DDR Mode)
D0
D2
DQS
A
C
DQS
Delayed
IDDRXB
LSR
SCLK
CE
QA
D
ECLK
QB
DDRCLKPOL
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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