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參數(shù)資料
| 型號： | LFEC20E-5F672C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 46/163頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 19.7KLUTS 400I/O 672-BGA |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | EC |
| 邏輯元件/單元數(shù)： | 19700 |
| RAM 位總計(jì)： | 434176 |
| 輸入/輸出數(shù)： | 400 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-FPBGA（27x27） |
| 其它名稱： | 220-1288 LFEC20E-5F672C-ND |
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2-11
Architecture
LatticeECP/EC Family Data Sheet
Table 2-5. PLL Signal Descriptions
For more information about the PLL, please see the list of technical documentation at the end of this data sheet.
Dynamic Clock Select (DCS)
The DCS is a global clock buffer with smart multiplexer functions. It takes two independent input clock sources and
outputs a clock signal without any glitches or runt pulses. This is achieved regardless of where the select signal is
toggled. There are eight DCS blocks per device, located in pairs at the center of each side. Figure 2-13 illustrates
the DCS Block Macro.
Figure 2-13. DCS Block Primitive
Figure 2-14 shows timing waveforms of the default DCS operating mode. The DCS block can be programmed to
other modes. For more information about the DCS, please see the list of technical documentation at the end of this
data sheet.
Signal
I/O
Description
CLKI
I
Clock input from external pin or routing
CLKFB
I
PLL feedback input from CLKOP (PLL internal), from clock net (CLKOP) or from a user clock
(PIN or logic)
RST
I
“1” to reset PLL
CLKOS
O
PLL output clock to clock tree (phase shifted/duty cycle changed)
CLKOP
O
PLL output clock to clock tree (No phase shift)
CLKOK
O
PLL output to clock tree through secondary clock divider
LOCK
O
“1” indicates PLL LOCK to CLKI
DDAMODE
I
Dynamic Delay Enable. “1”: Pin control (dynamic), “0”: Fuse Control (static)
DDAIZR
I
Dynamic Delay Zero. “1”: delay = 0, “0”: delay = on
DDAILAG
I
Dynamic Delay Lag/Lead. “1”: Lead, “0”: Lag
DDAIDEL[2:0]
I
Dynamic Delay Input
DDAOZR
O
Dynamic Delay Zero Output
DDAOLAG
O
Dynamic Delay Lag/Lead Output
DDAODEL[2:0]
O
Dynamic Delay Output
DCS
CLK0
DCSOUT
CLK1
SEL
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RBC05DRTN | CONN EDGECARD 10POS DIP .100 SLD |
| LFEC20E-5F484C | IC FPGA 19.7KLUTS 360I/O 484-BGA |
| A562K20X7RL5UAA | CAP CER 5600PF 500V X7R AXIAL |
| T491X106M050AT | CAP TANT 10UF 50V 20% 2917 |
| TPSD227M006R0125 | CAP TANT 220UF 6.3V 20% 2917 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFEC20E-5F672I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC20E-5F900C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC20E-5F900I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC20E-5FN256C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC20E-5FN256I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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