- 您現(xiàn)在的位置：買賣IC網 > PDF目錄19743 > LC5256MV-4F256C (Lattice Semiconductor Corporation)IC XPLD 256MC 4NS 256FPBGA PDF資料下載
參數(shù)資料
| 型號： | LC5256MV-4F256C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 6/99頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC XPLD 256MC 4NS 256FPBGA |
| 標準包裝： | 90 |
| 系列： | ispXPLD® 5000MV |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 4.0ns |
| 電壓電源 - 內部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 8 |
| 宏單元數(shù)： | 256 |
| 輸入/輸出數(shù)： | 141 |
| 工作溫度： | 0°C ~ 90°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BGA |
| 供應商設備封裝： | 256-FPBGA（17x17） |
| 包裝： | 托盤 |
第1頁第2頁第3頁第4頁第5頁當前第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁
Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
10
True Dual-Port SRAM Mode
In Dual-Port SRAM Mode the multi-function array is configured as a dual port SRAM. In this mode two independent
read/write ports access the same 8,192-bits of memory. Data widths of 1, 2, 4, 8, and 16 are supported by the
MFB. Figure 9 shows the block diagram of the dual port SRAM.
Write data, address, chip select and read/write signals are always synchronous (registered.) The output data sig-
nals can be synchronous or asynchronous. Resets are asynchronous. All inputs on the same port share the same
clock, clock enable, and reset selections. All outputs on the same port share the same clock, clock enable, and
reset selections. Selections may be made independently between both inputs and outputs and ports. Table 5
shows the possible sources for the clock, clock enable and initialization signals for the various registers.
Figure 9. Dual-Port SRAM Block Diagram
Table 5. Register Clock, Clock Enable, and Reset in Dual-Port SRAM Mode
Register
Input
Source
Address, Write Data,
Read Data, Read/
Write, and Chip
Select
Clock
CLKA (CLKB) or one of the global clocks (CLK0 - CLK3). The selected sig-
nal can be inverted if desired.
Clock Enable
CENA (CENB) or one of the global clocks (CLK1 - CLK 2). The selected sig-
nal can be inverted if required.
Reset
Created by the logical OR of the global reset signal and RSTA (RSTB).
RSTA (RSTB) can be inverted is desired.
‘
Read/Write Address
(ADA[0:8-12])
Clock A (CLKA)
Write/Read A (WRA)
Reset A (RSTA)
68 Inputs
From
Routing
Dual
Port
SRAM
Array
PORT A
PORT B
Similar signals
as PORT A:
ADB[0:8-12], RSTB,
CLKB, CENB, WRB,
CSB[0,1], DIB[0:0,1,3,7,15]
Write Data
(DIA[0:0,1,3,7,15])
Chip Sel A (CSA [0:1])
Clk En A (CENA)
RESET
CLK0
CLK3
CLK1
CLK2
RD Data A
(DOA[0:0-15])
RD Data B
(DOB[0:0-15])
SELECT
DEVICES
DISCONTINUED
相關PDF資料 |
PDF描述 |
|---|---|
| TPS2346PW | IC HOT SWAP POWER MGR 24-TSSOP |
| HSC31DRYH-S734 | CONN EDGECARD 62POS DIP .100 SLD |
| P-150SCS/A02 | BATTERY 1500MAH 1.2V SC NICAD |
| MIC29310-5.0BT | IC REG LDO 5V 3A TO-220-3 |
| LC5256MB-5F256I | IC XPLD 256MC 5NS 256FPBGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| LC5256MV-4F256I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC5256MV-4F484C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC5256MV-4F484I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC5256MV-4F672C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC5256MV-4F672I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
發(fā)布緊急采購，3分鐘左右您將得到回復。