參數(shù)資料
型號(hào)： LC5256MV-4F256C
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 42/99頁(yè)
文件大?。?/td> 0K
描述： IC XPLD 256MC 4NS 256FPBGA
標(biāo)準(zhǔn)包裝： 90
系列： ispXPLD® 5000MV
可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 4.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 8
宏單元數(shù)： 256
輸入/輸出數(shù)： 141
工作溫度： 0°C ~ 90°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
包裝： 托盤(pán)
Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
43
sysCLOCK PLL Timing
Over Recommended Operating Conditions
Symbol
Parameter
Conditions
Min
Max
Units
tPWH
Input clock, high time
80% to 80%
1.2
—
ns
tPWL
Input clock, low time
20% to 20%
1.2
—
ns
tR, tF
Input Clock, rise and fall time
20% to 80%
—
3.0
ns
tINSTB
Input clock stability, cycle to cycle (peak)
—
+/- 250
ps
fMDIVIN
M Divider input, frequency range
10
320
MHz
fMDIVOUT
M Divider output, frequency range
10
320
MHz
fNDIVIN
N Divider input, frequency range
10
320
MHz
fNDIVOUT
N Divider output, frequency range
10
320
MHz
fVDIVIN
V Divider input, frequency range
100
400
MHz
fVDIVOUT
V Divider output, frequency range
10
320
MHz
tOUTDUTY
Output clock, duty cycle
40
60
%
tJIT(CC)
Output clock, cycle to cycle jitter (peak)
Clean reference.
10 MHz < fMDIVOUT < 20 MHz or
100MHz < fVDIVIN < 160 MHz
1
—
+/- 250
ps
Clean reference.
20 MHz < fMDIVOUT < 320 MHz and
160MHz < fVDIVIN < 320 MHz
1
—
+/- 150
ps
TJIT(PERIOD)
2
Output clock, period jitter (peak)
Clean reference.
10 MHz < fMDIVOUT < 20 MHz or
100MHz < fVDIVIN < 160 MHz
1
—
+/- 300
ps
Clean reference.
20 MHz < fMDIVOUT < 320 MHz and
160MHz < fVDIVIN < 320 MHz
1
—
+/- 150
ps
tCLK_OUT_DLY
Input clock to CLK_OUT delay
Internal feedback
—
3.0
ns
tPHASE
Input clock to external feedback delta
External feedback
—
600
ps
tLOCK
Time to acquire phase lock after input stable
—
25
us
tPLL_DELAY
Delay increment (Lead/Lag)
Typical = +/- 250ps
+/- 120 +/- 550
ps
tRANGE
Total output delay range (lead/lag)
+/- 0.84 +/- 3.85
ns
tPLL_RSTW
Minimum reset pulse width
—
1.8
ns
tCLK_IN
3
Global clock input delay
—
1.0
ns
tPLL_SEC_DELAY Secondary PLL output delay (tPLL_DELAY)—
1.5
ns
1. This condition assures that the output phase jitter will remain within specification.
2. Accumulated jitter measured over 10,000 waveform samples.
3. Internal timing for reference only.
SELECT
DEVICES
DISCONTINUED
相關(guān)PDF資料
PDF描述
TPS2346PW IC HOT SWAP POWER MGR 24-TSSOP
HSC31DRYH-S734 CONN EDGECARD 62POS DIP .100 SLD
P-150SCS/A02 BATTERY 1500MAH 1.2V SC NICAD
MIC29310-5.0BT IC REG LDO 5V 3A TO-220-3
LC5256MB-5F256I IC XPLD 256MC 5NS 256FPBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
LC5256MV-4F256I 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family
LC5256MV-4F484C 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family
LC5256MV-4F484I 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family
LC5256MV-4F672C 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family
LC5256MV-4F672I 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫(xiě)一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*