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參數(shù)資料
| 型號： | KSZ8842-PMBL AM |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 71/119頁 |
| 文件大小： | 0K |
| 描述： | IC ETHERNET SW 2PORT 100-LFBGA |
| 標準包裝： | 260 |
| 控制器類型： | 以太網(wǎng)開關(guān)控制器 |
| 接口： | PCI |
| 電源電壓： | 3.1 V ~ 3.5 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LFBGA |
| 供應商設備封裝： | 100-LFBGA |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 1081 (CN2011-ZH PDF) |
| 配用： | 576-1636-ND - BOARD EVALUATION KSZ8842-PMQL |
| 其它名稱： | 576-3348 |
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Micrel, Inc.
KSZ8842-PMQL/PMBL
October 2007
55
M9999-100207-1.5
Bit
Default
R/W
Description
3
0
RW
No excessive collision drop
1 = the switch will not drop packets when 16 or more collisions occur.
0 = the switch will drop packets when 16 or more collisions occur.
2
0
RW
Huge packet support
1 = will accept packet sizes up to 1916 bytes (inclusive). This bit setting
will override setting from bit 1 of the same register.
0 = the max packet size will be determined by bit 1 of this register.
1
0
RW
Legal Maximum Packet size check enable
0 = will accept packet sizes up to 1536 bytes (inclusive).
1 = 1522 bytes for tagged packets, 1518 bytes for untagged packets. Any
packets larger than the specified value will be dropped.
0
1
RW
Priority Buffer reserve
1 = each ports pre-allocated 48 buffers, used exclusively for high priority
packets(q3,q2,q1). Effective only when multiple queues feature is turned
on.
0 = each ports pre-allocated 48 buffers, used for all priority packets
(q3,q2,q1,q0).
Switch Global Control Register 3 (Offset 0x0406): SGCR3
This register contains the global control for the switch function.
Bit
Default
R/W
Description
15 – 8
0x63
RW
Broadcast storm protection rate
Bit [7:0]
These bits, along with SGCR3[2:0], determines how many “64-byte
blocks” of packet data are allowed on an input port in a preset period. The
period is 67ms for 100Base-T or 670ms for 10Base-T. The default is 1%.
7
0
RW
Repeater mode
1 = enable repeater mode
0 = normal mode
Note: The Repeater only supports 100Base-T, halfduplex modes. When
set to repeater mode, need to disable follow control in register MDTXC[9]
6
0
RW
Switch host port duplex mode
1 = enable switch host interface half duplex mode.
0 = enable switch host interface full duplex mode. (Keep default value to
match DMA MAC to the full duplex mode only).
5
0
RW
Switch host port flow control enable
1 = enable full duplex flow control on Switch host interface.
0 = disable full duplex flow control on Switch host interface.
4
0
RW
Reserved (must be 0)
3
0
RW
Null VID replacement
1 = replaces NULL VID with port VID(12 bits)
0 = no replacement for NULL VID
2 – 0
000
RW
Broadcast storm protection rate
Bit [10:8]
These bits, along with SGCR3[15-8], determines how many “64-byte
blocks” of packet data allowed on an input port in a preset period. The
period is 67ms for 100Base-T or 670ms for 10Base-T. The default is 1%.
Rate: 148,800 frames/sec * 67 ms/interval * 1% = 99 frames/interval (approx.) = 0x63
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