參數(shù)資料
型號： KMSC7118VM1200
廠商： Freescale Semiconductor
文件頁數(shù)： 31/60頁
文件大小： 0K
描述： DSP 16BIT W/DDR CTRLR 400-MAPBGA
標準包裝： 2
系列： StarCore
類型： 定點
接口： 主機接口，I²C，UART
時鐘速率： 300MHz
非易失內(nèi)存： ROM（8 kB）
芯片上RAM： 464kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA
供應(yīng)商設(shè)備封裝： 400-MAPBGA（17x17）
包裝： 托盤
MSC7118 Low-Cost 16-bit DSP with DDR Controller Data Sheet, Rev. 7
Freescale Semiconductor
37
2.5.12
JTAG Signals
Table 27. JTAG Timing
No.
Characteristics
All frequencies
Unit
Min
Max
700
TCK frequency of operation (1/(T
C ×
3)
Note:
TC = 1/CLOCK which is the period of the core clock. The TCK
frequency must less than 1/3 of the core frequency with an absolute
maximum limit of 40 MHz.
0.0
40.0
MHz
701
TCK cycle time
25.0
—
ns
702
TCK clock pulse width measured at VM = 1.6 V
11.0
—
ns
703
TCK rise and fall times
0.0
3.0
ns
704
Boundary scan input data set-up time
5.0
—
ns
705
Boundary scan input data hold time
14.0
—
ns
706
TCK low to output data valid
0.0
20.0
ns
707
TCK low to output high impedance
0.0
20.0
ns
708
TMS, TDI data set-up time
5.0
—
ns
709
TMS, TDI data hold time
14.0
—
ns
710
TCK low to TDO data valid
0.0
24.0
ns
711
TCK low to TDO high impedance
0.0
10.0
ns
712
TRST assert time
100.0
—
ns
Note:
All timings apply to OCE module data transfers as the OCE module uses the JTAG port as an interface.
Figure 22. Test Clock Input Timing Diagram
TCK
(Input)
VM
VIH
VIL
701
702
703
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PDF描述
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參數(shù)描述
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