參數(shù)資料
型號(hào)： KMC8113TVT3600V
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 14/44頁(yè)
文件大?。?/td> 0K
描述： IC DSP 300/400MHZ 431FCPGA
標(biāo)準(zhǔn)包裝： 2
系列： StarCore
類型： SC140 內(nèi)核
接口： 以太網(wǎng)，I²C，TDM，UART
時(shí)鐘速率： 300MHz
非易失內(nèi)存： 外部
芯片上RAM： 1.436MB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.10V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 431-BFBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 431-FCPBGA（20x20）
包裝： 托盤
Electrical Characteristics
MSC8113 Tri-Core Digital Signal Processor Data Sheet, Rev. 1
Freescale Semiconductor
21
2.5.5
System Bus Access Timing
2.5.5.1
Core Data Transfers
Generally, all MSC8113 bus and system output signals are driven from the rising edge of the reference clock (REFCLK). The
REFCLK is the CLKIN signal. Memory controller signals, however, trigger on four points within a REFCLK cycle. Each cycle
is divided by four internal ticks: T1, T2, T3, and T4. T1 always occurs at the rising edge of REFCLK (and T3 at the falling
edge), but the spacing of T2 and T4 depends on the PLL clock ratio selected, as Table 13 shows.
Figure 10 is a graphical representation of Table 13.
Figure 9. Timing Diagram for a Reset Configuration Write
Table 13. Tick Spacing for Memory Controller Signals
BCLK/SC140 clock
Tick Spacing (T1 Occurs at the Rising Edge of REFCLK)
T2
T3
T4
1:4, 1:6, 1:8, 1:10
1/4 REFCLK
1/2 REFCLK
3/4 REFCLK
1:3
1/6 REFCLK
1/2 REFCLK
4/6 REFCLK
1:5
2/10 REFCLK
1/2 REFCLK
7/10 REFCLK
Figure 10. Internal Tick Spacing for Memory Controller Signals
PORESET
Internal
HRESET
Input
Output (I/O)
SRESET
Output (I/O)
RSTCONF, CNFGS, DSISYNC, DSI64
CHIP_ID[0–3], BM[0–2], SWTE, MODCK[1–2]
Host programs
Word
SPLL is locked
(no external indication)
PORESET
Reset Configuration
pins are sampled
1
2
MODCK[3–5]
1 + 2
3
5
6
SPLL
locking period
Reset configuration write
sequence during this
period.
REFCLK
T1
T2
T3
T4
REFCLK
T1
T2
T3
T4
for 1:3
for 1:5
REFCLK
T1
T2
T3
T4
for 1:4, 1:6, 1:8, 1:10
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PDF描述
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GEC10DREH-S734 CONN EDGECARD 20POS .100 EYELET
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參數(shù)描述
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