參數(shù)資料
型號(hào)： ISPPAC-CLK5320S-01TN64I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 31/56頁
文件大小： 0K
描述： IC BUFFER FANOUT 20OUTPUT 64TQFP
標(biāo)準(zhǔn)包裝： 160
系列： ispClock™
類型： 時(shí)鐘發(fā)生器，扇出配送，零延遲緩沖器
PLL： 帶旁路
輸入： HSTL，LVCMOS，LVDS，LVPECL，LVTTL，SSTL
輸出： eHSTL，HSTL，LVCMOS，LVTTL，SSTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:20
差分 - 輸入:輸出： 是/無
頻率 - 最大： 267MHz
除法器/乘法器： 是/無
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-TQFP（10x10）
包裝： 托盤
其它名稱： 220-1003
Lattice Semiconductor
ispClock5300S Family Data Sheet
37
Figure 32. ispClock5300S TAP Registers
TAP Controller Specics
The TAP is controlled by the Test Clock (TCK) and Test Mode Select (TMS) inputs. These inputs determine whether
an Instruction Register or Data Register operation is performed. Driven by the TCK input, the TAP consists of a
small 16-state controller design. In a given state, the controller responds according to the level on the TMS input as
shown in Figure 33. Test Data In (TDI) and TMS are latched on the rising edge of TCK, with Test Data Out (TDO)
becoming valid on the falling edge of TCK. There are six steady states within the controller: Test-Logic-Reset, Run-
Test/Idle, Shift-Data-Register, Pause-Data-Register, Shift-Instruction-Register and Pause-Instruction-Register. But
there is only one steady state for the condition when TMS is set high: the Test-Logic-Reset state. This allows a
reset of the test logic within ve TCKs or less by keeping the TMS input high. Test-Logic-Reset is the power-on
default state.
Address Register (10 Bits)
E2CMOS
Non-Volatile
Memory
UES Register (32 Bits)
IDCODE Register (32 Bits)
Bypass Register (1 Bit)
Instruction Register (8 Bits)
Test Acess Port (TAP)
Logic
Output
Latch
TDI
TCK
TMS
TDO
Multiplexer
Data Register
(42 Bits for ispClock5312S, 5308S 5304S,
61 Bits for ispClock5320S and 5316S)
Boundary Scan Register
(34 Bits for ispClock5312S, 5308S, 5304S,
50 Bits for ispClock5320S and 5316S)
相關(guān)PDF資料
PDF描述
VE-J10-MZ-S CONVERTER MOD DC/DC 5V 25W
SY100S838LZG IC CLOCK GEN 3.3V/5V 20-SOIC
X9317UM8Z-2.7 IC XDCP 100TAP 10K 3-WIRE 8-MSOP
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SY89546UMG TR IC MUX 4:1 LVDS DIFF 2.5V 32-MLF
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ISPPACCLK5320S-01TN64I 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable, Zero-Delay, Universal Fan-Out Buffer, Single-Ended
ispPAC-CLK5406D-01SN48C 功能描述:鎖相環(huán) - PLL 3.3V 6 diff. outputs RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray
ispPAC-CLK5406D-01SN48I 功能描述:鎖相環(huán) - PLL 3.3V 6 diff. outputs RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray
ispPAC-CLK5410D-01SN64C 功能描述:鎖相環(huán) - PLL 3.3V 10 diff. outputs RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray
ispPAC-CLK5410D-01SN64I 功能描述:鎖相環(huán) - PLL 3.3V 10 diff. outputs RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray
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