Specifications ispLSI 2192VE 9 ispLSI 2192VE Timing Model GLB Reg Delay I/O Pin (Output) ORP Delay Feedback Reg 4 PT Bypass 20 PT XOR Delays Co" />
參數(shù)資料
型號(hào)： ISPLSI 2192VE-180LT128
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 15/15頁(yè)
文件大小： 0K
描述： IC PLD ISP 96I/O 5NS 128TQFP
標(biāo)準(zhǔn)包裝： 90
系列： ispLSI® 2000VE
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 5.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 48
宏單元數(shù)： 192
門數(shù)： 8000
輸入/輸出數(shù)： 96
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 128-LQFP
供應(yīng)商設(shè)備封裝： 128-TQFP（14x14）
包裝： 托盤
其它名稱： ISPLSI2192VE-180LT128
Specifications ispLSI 2192VE
9
ispLSI 2192VE Timing Model
GLB Reg
Delay
I/O Pin
(Output)
ORP
Delay
Feedback
Reg 4 PT Bypass
20 PT
XOR Delays
Control
PTs
I/O Pin
(Input)
Y0,1,2
GRP
GLB Reg Bypass
ORP Bypass
DQ
RST
RE
OE
CK
I/O Delay
I/O Cell
ORP
GLB
GRP
I/O Cell
#24
#25, 26, 27
#33, 34,
35
#43, 44
#36
Reset
Ded. In
#21
#20
#28
#29, 30,
31, 32
#38,
39
GOE 0
#42
#40, 41
0491/2192VE
#22
Comb 4 PT Bypass #23
#37
#45
Derivations of
tsu, th and tco from the Product Term Clock
=
tsu
Logic + Reg su - Clock (min)
(
tio + tgrp + t20ptxor) + (tgsu) - (tio + tgrp + tptck(min))
(#20 + #22 + #26) + (#29) - (#20 + #22 + #35)
(0.3 + 0.2 + 3.2) + (0.7) - (0.3 + 0.2 + 0.8)
=
thClock (max) + Reg h - Logic
(
tio + tgrp + tptck(max)) + (tgh) - (tio + tgrp + t20ptxor)
(#20 + #22 + #35) + (#30) - (#20 + #22 + #26)
(0.3 + 0.2 + 3.2) + (1.8) - (0.3 + 0.2 + 3.2)
=
tco
Note: Calculations are based upon timing specifications for the ispLSI 2192VE-225L.
Clock (max) + Reg co + Output
(
tio + tgrp + tptck(max)) + (tgco) + (torp + tob)
(#20 + #22 + #35) + (#31) + (#36 + #38)
(0.3 + 0.2 + 3.2) + (0.3) + (0.9 + 1.6)
Table 2-0042A/2192VE v0.1
3.1ns
1.8ns
6.5ns
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ISPLSI2192VE-180-L-T128 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V In-System Programmable SuperFAST⑩ High Density PLD
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