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參數(shù)資料
| 型號(hào)： | ISPLSI 2192VE-180LT128 |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 11/15頁(yè) |
| 文件大小： | 0K |
| 描述： | IC PLD ISP 96I/O 5NS 128TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | ispLSI® 2000VE |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 5.0ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 48 |
| 宏單元數(shù)： | 192 |
| 門數(shù)： | 8000 |
| 輸入/輸出數(shù)： | 96 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | ISPLSI2192VE-180LT128 |
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Specifications ispLSI 2192VE
5
External Timing Parameters
Over Recommended Operating Conditions
USE
2192VE-225
FOR
NEW
DESIGNS
tpd1
UNITS
TEST
COND.
1. Unless noted otherwise, all parameters use a GRP load of four, 20 PTXOR path, ORP and Y0 clock.
2. Standard 16-bit counter using GRP feedback.
3. Reference Switching Test Conditions section.
Table 2-0030A/2192VE
1
3
2
1
tsu2 + tco1
(
)
DESCRIPTION
#
PARAMETER
A1
Data Propagation Delay, 4PT Bypass, ORP Bypass
ns
tpd2
A2
Data Propagation Delay
ns
fmax
A3
Clock Frequency with Internal Feedback
MHz
fmax (Ext.)
–4
Clock Frequency with External Feedback
MHz
fmax (Tog.)
–5
Clock Frequency, Max. Toggle
MHz
tsu1
–6
GLB Reg. Setup Time before Clock, 4 PT Bypass
ns
tco1
A7
GLB Reg. Clock to Output Delay, ORP Bypass
ns
th1
–8
GLB Reg. Hold Time after Clock, 4 PT Bypass
ns
tsu2
–9
GLB Reg. Setup Time before Clock
ns
tco2
A10
GLB Reg. Clock to Output Delay
ns
th2
–11
GLB Reg. Hold Time after Clock
ns
tr1
A12
Ext. Reset Pin to Output Delay, ORP Bypass
ns
trw1
–13
Ext. Reset Pulse Duration
ns
tptoeen
B14
Input to Output Enable
ns
tptoedis
C15
Input to Output Disable
ns
tgoeen
B16
Global OE Output Enable
ns
tgoedis
C17
Global OE Output Disable
ns
twh
–18
External Synchronous Clock Pulse Duration, High
ns
twl
–19
External Synchronous Clock Pulse Duration, Low
ns
-180
MIN. MAX.
–
5.0
–
180
–
0.0
4.5
–
0.0
–
4.0
–
2.5
–
2.5
–
125
200
3.5
–
4.5
–
7.0
–
10.0
5.0
7.5
-225
MIN. MAX.
–
4.0
–
225
–
0.0
3.5
–
0.0
–
3.5
–
2.0
–
2.0
–
150
250
2.5
3.2
–
3.7
–
6.0
–
6.0
4.5
6.2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MIC39301-2.5BT | IC REG LDO 2.5V 3A TO-220-5 |
| LC5512MV-75F484C | IC XPLD 512MC 7.5NS 484FPBGA |
| MIC39301-1.8BU TR | IC REG LDO 1.8V 3A TO-263-5 |
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| MIC39301-1.8BT | IC REG LDO 1.8V 3A TO-220-5 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ispLSI2192VE-180LT128 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI2192VE-180-L-T128 | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V In-System Programmable SuperFAST⑩ High Density PLD |
| ISPLSI2192VE180LT128I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V In-System Programmable SuperFAST⑩ High Density PLD |
| ISPLSI2192VE-180LT128I | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI2192VE180LTN128 | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V In-System Programmable SuperFAST⑩ High Density PLD |
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