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參數(shù)資料
| 型號(hào)： | ISPLSI 1032E-70LTNI |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 16/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 64I/O 15NS 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | ispLSI® 1000E |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 15.0ns |
| 電壓電源 - 內(nèi)部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數(shù)目： | 32 |
| 門數(shù)： | 6000 |
| 輸入/輸出數(shù)： | 64 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 220-1596 ISPLSI 1032E-70LTNI-ND ISPLSI1032E-70LTNI |
8
Specifications ispLSI 1032E
USE
ispLSI
1032EA
FOR
NEW
DESIGNS
Internal Timing Parameters1
GRP Delay, 32 GLB Loads
tiobp
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.
Table 2-0036B/1032E
Inputs
UNITS
-80
MIN.
-70
MIN.
MAX.
DESCRIPTION
#
2
PARAM.
22 I/O Register Bypass
–
ns
tiolat
23 I/O Latch Delay
–
ns
tgrp32
33
–ns
GLB
t1ptxor
36 1 Prod.Term/XOR Path Delay
–
ns
t20ptxor 37 20 Prod. Term/XOR Path Delay
–
ns
txoradj
38 XOR Adjacent Path Delay
–
ns
tgbp
39 GLB Register Bypass Delay
–ns
tgsu
40 GLB Register Setup Time before Clock
ns
tgh
41 GLB Register Hold Time after Clock
ns
tgco
42 GLB Register Clock to Output Delay
–
ns
3
tgro
43 GLB Register Reset to Output Delay
–
ns
tptre
44 GLB Prod.Term Reset to Register Delay
–
ns
tptoe
45 GLB Prod. Term Output Enable to I/O Cell Delay
–
ns
tptck
46 GLB Prod. Term Clock Delay
ns
ORP
GRP
MIN. MAX.
t4ptbpc 34 4 Prod.Term Bypass Path Delay (Combinatorial)
–
ns
t4ptbpr
35 4 Prod. Term Bypass Path Delay (Registered)
–
ns
0.5
7.9
4.5
torp
47 ORP Delay
–
ns
torpbp
48 ORP Bypass Delay
–
0.0
ns
tiosu
24 I/O Register Setup Time before Clock
3.5
ns
tioh
25 I/O Register Hold Time after Clock
0.0
ns
tioco
26 I/O Register Clock to Out Delay
–
ns
tior
27 I/O Register Reset to Out Delay
–
ns
tdin
28 Dedicated Input Delay
–
ns
tgrp16
32 GRP Delay, 16 GLB Loads
–
ns
tgrp8
31 GRP Delay, 8 GLB Loads
–
ns
tgrp4
30 GRP Delay, 4 GLB Loads
–
ns
tgrp1
29 GRP Delay, 1 GLB Load
–
ns
0.3
2.7
4.8
6.6
7.8
8.2
1.3
2.9
6.4
5.5
8.0
7.1
6.7
–
5.8
1.0
0.0
–
5.4
2.8
3.5
2.8
2.5
2.2
–
0.5
8.8
4.8
–
4.0
0.0
–
0.3
3.3
5.6
8.3
8.7
9.2
1.6
2.9
6.8
5.8
9.0
8.8
7.2
–
6.2
1.0
–
6.1
6.0
2.8
4.0
3.2
2.5
-90
–
0.2
6.8
4.1
–
3.5
0.0
–
0.3
2.3
4.4
5.6
6.8
7.1
0.4
2.9
6.3
5.1
7.1
5.7
6.1
–
5.3
1.0
0.0
–
5.0
2.6
3.2
2.6
2.3
2.1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RSM36DRTN-S13 | CONN EDGECARD 72POS .156 EXTEND |
| MIC5209-2.5BS TR | IC REG LDO 2.5V .5A SOT223 |
| MIC5207-3.3BM5 TR | IC REG LDO 3.3V .18A SOT23-5 |
| RMM36DRTN-S13 | CONN EDGECARD 72POS .156 EXTEND |
| MIC5209-2.5BS | IC REG LDO 2.5V .5A SOT223 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ispLSI1032E-70LTNI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI1032E80LJ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| ISPLSI1032E-80LJ | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:High-Density Programmable Logic |
| ISPLSI1032E80LJI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ISPLSI1032E80LJN | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
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