Specifications ispLSI 1024 5 External Timing Parameters Over Recommended Operating Conditions MIN. MAX. Data Propagation Delay, 4PT bypass, ORP" />
參數(shù)資料
型號： ISPLSI 1024-60LJI
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 11/14頁
文件大?。?/td> 0K
描述： IC PLD ISP 48I/O 20NS 68PLCC
標(biāo)準(zhǔn)包裝： 18
系列： ispLSI® 1000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 20.0ns
電壓電源 - 內(nèi)部： 4.5 V ~ 5.5 V
邏輯元件/邏輯塊數(shù)目： 24
門數(shù)： 4000
輸入/輸出數(shù)： 48
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 68-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 68-PLCC（24.23x24.23）
包裝： 管件
其它名稱： ISPLSI1024-60LJI
Specifications ispLSI 1024
5
External Timing Parameters
Over Recommended Operating Conditions
MIN. MAX.
Data Propagation Delay, 4PT bypass, ORP bypass
Data Propagation Delay, Worst Case Path
Clock Frequency with Internal Feedback3
Clock Frequency with External Feedback
Clock Frequency, Max Toggle4
GLB Reg. Setup Time before Clock, 4PT bypass
GLB Reg. Clock to Output Delay, ORP bypass
GLB Reg. Hold Time after Clock, 4 PT bypass
GLB Reg. Setup Time before Clock
GLB Reg. Clock to Output Delay
GLB Reg. Hold Time after Clock
Ext. Reset Pin to Output Delay
Ext. Reset Pulse Duration
Input to Output Enable
Input to Output Disable
Ext. Sync. Clock Pulse Duration, High
Ext. Sync. Clock Pulse Duration, Low
I/O Reg. Setup Time before Ext. Sync. Clock (Y2, Y3)
I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3)
ns
MHz
ns
tpd1
tpd2
fmax (Int.)
fmax (Ext.)
fmax (Tog.)
tsu1
tco1
th1
tsu2
tco2
th2
tr1
trw1
ten
tdis
twh
twl
tsu5
th5
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
A
–
A
–
A
–
B
C
–
DESCRIPTION1
PARAMETER
#
2
UNITS
TEST 5
COND.
1
tsu2 + tco1
(
)
MIN. MAX.
–
80
50
100
7
–
0
10
–
0
–
10
–
5
2
6.5
15
20
–
10
–
12
–
17
–
18
–
60
38
83
9
–
0
13
–
0
–
13
–
6
2.5
8.5
20
25
–
13
–
16
–
22.5
–
24
–
-80
-60
MIN. MAX.
–
90.9
58.8
125
6
–
0
9
–
0
–
10
–
4
2
6.5
12
17
–
8
–
10
–
15
–
15
–
-90
Table 2-0030-24/90,80,60C
1. Unless noted otherwise, all parameters use a GRP load of 4 GLBs, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-Bit loadable counter using GRP feedback.
4. fmax (Toggle) may be less than 1/(twh + twl). This is to allow for a clock duty cycle of other than 50%.
5. Reference Switching Test Conditions Section.
ALL
DEVICES
DISCONTINUED
相關(guān)PDF資料
PDF描述
RMM36DSEH-S13 CONN EDGECARD 72POS .156 EXTEND
ISPLSI 1032E-70LTNI IC PLD ISP 64I/O 15NS 100TQFP
RSM36DRTN-S13 CONN EDGECARD 72POS .156 EXTEND
MIC5209-2.5BS TR IC REG LDO 2.5V .5A SOT223
MIC5207-3.3BM5 TR IC REG LDO 3.3V .18A SOT23-5
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ispLSI1024-60LJI 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ISPLSI1024-60LT 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD
ISPLSI1024-60LTI 制造商:Rochester Electronics LLC 功能描述: 制造商:Lattice Semiconductor Corporation 功能描述:
ISPLSI1024-80LJ 制造商:Lattice Semiconductor Corporation 功能描述: 制造商:Lattice Semiconductor Corporation 功能描述:COMPLEX-EEPLD, 96-CELL, 20NS PROP DELAY, 68 Pin, Plastic, PLCC
ISPLSI1024-80LT 制造商:Rochester Electronics LLC 功能描述: 制造商:Lattice Semiconductor Corporation 功能描述:
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺，查看報(bào)價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺，查看報(bào)價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*